AI 칩 공급의 새 병목: TSMC CoWoS 증설과 인텔 EMIB-T

웨이퍼 다음 단계가 AI 칩 출하량을 결정한다

AI 가속기 공급은 이제 로직 다이를 웨이퍼에서 얼마나 많이 생산하느냐만으로 결정되지 않는다. 대형 연산 다이 또는 칩렛, 고대역폭메모리(HBM), 기판을 하나의 패키지로 안정적으로 통합해야 비로소 제품을 출하할 수 있다. 이 때문에 첨단 패키징 능력이 AI 가속기의 실제 공급량을 제한하는 핵심 변수로 부상했다.

대만 언론이 인용한 분석가들에 따르면 TSMC는 CoWoS 생산능력을 2026년 월 약 13만 장(웨이퍼 환산)에서 2028년 말 약 26만 장으로 두 배 확대하는 방안을 추진하고 있다. 증설은 미국 애리조나 캠퍼스와 대만 AP7 시설이 중심으로 거론된다. 다만 이는 TSMC가 세부적으로 확정·공시한 생산능력 약속이 아니라 분석가 기반의 보도인 만큼, 실제 시점과 제품 구성, 수율에 따른 산출량은 달라질 수 있다. 78

CoWoS가 AI 칩의 병목이 된 이유

CoWoS(Chip-on-Wafer-on-Substrate)는 큰 연산 다이 또는 여러 칩렛과 HBM을 2.5D 방식으로 연결하는 TSMC의 첨단 패키징 계열이다. 일반 패키지보다 훨씬 촘촘한 칩 간 연결, 높은 메모리 대역폭, 전력 공급, 열 관리와 높은 제조 수율을 동시에 요구한다.

즉, 로직 웨이퍼가 준비돼 있어도 HBM 스택, 기판, 패키지 통합이 끝나지 않으면 AI 칩은 판매할 수 없다. 첨단 패키징의 부족이 곧 납품 가능한 가속기 수량의 상한이 되는 구조다.

수요가 소수 대형 고객에게 집중된 점도 제약을 키운다. Epoch AI 분석에 따르면 2025년 엔비디아, 구글, AMD, 아마존 4개사는 세계 CoWoS 생산능력과 HBM 공급가치의 90% 이상을 소비했지만, 첨단 로직 다이 생산에서는 약 12%만 차지했다. 35 TrendForce는 CoWoS 부족이 장비, 기판, 패키징 소재 등 연관 공급망으로 번졌다고 분석했다. 39

대형 고객이 장기 물량을 선점할수록 소규모 AI 칩 개발사나 신규 맞춤형 가속기 프로젝트는 인증과 조달에 더 긴 시간이 걸릴 수밖에 없다.

TSMC 증설 규모, 숫자보다 중요한 것은 ‘불확실성’

월 26만 장이라는 2028년 말 전망은 공격적인 수치다. 다른 전망은 더 낮다. 미즈호는 2026년 월 14만 장, 2027년 월 19만~20만 장을 예상했고, 또 다른 보도는 2028년 말 약 22만 장을 제시했다. 64

이 차이는 단순한 전망 오차 이상이다. 제시된 숫자는 공급망 조사나 분석가 추정치이며, 보장된 출하량을 뜻하지 않는다. CoWoS 세부 유형, 외주 생산 포함 여부, 수율, 웨이퍼 환산 방식이 서로 다를 수 있다. 확실한 방향은 하나다. TSMC와 관련 생태계는 빠르게 생산능력을 늘리고 있지만, AI용 패키징 수요도 그에 못지않게 빠르게 증가하고 있다.

TSMC는 애리조나에서도 첨단 패키징 설비를 구축하는 동시에 대만 내 추가 거점을 가동하고 있다. 그러나 당분간 첨단 패키징은 아시아, 특히 대만 중심성이 매우 강하다. 미국 설비는 공급망 현지화의 장기 과정에 속하며, 대만 중심의 공급망을 곧바로 대체하는 단계는 아니다. 40

인텔 EMIB-T는 CoWoS와 어떻게 다른가

인텔의 EMIB(Embedded Multi-die Interconnect Bridge)는 전체 패키지 면적을 덮는 대형 실리콘 인터포저를 사용하는 대신, 칩 사이에 고밀도·고속 연결이 필요한 부분에만 작은 실리콘 브리지를 유기 기판 안에 삽입한다. 1725

EMIB-T는 여기에 브리지를 관통하는 TSV(실리콘 관통 전극) 채널을 더한 기술이다. 인텔은 이 수직 채널이 브리지 주변을 우회하지 않고 칩에 직접 전력을 전달해, 복잡한 AI 패키지에서 전력 효율과 신호 전달을 개선한다고 설명한다. 25

구조적 차이는 다음과 같다.

• CoWoS: 대형 인터포저 기반의 통합 방식으로, 매우 큰 패키지와 높은 대역폭 수요에 대응한다.
• EMIB/EMIB-T: 필요한 지점에만 국소 브리지를 배치한다. 인터포저에 쓰이는 실리콘 양을 줄일 수 있어, 수율이 비슷하다는 전제에서 비용 측면의 잠재력이 있다. 17

인텔은 EMIB-T가 2028년까지 레티클 크기의 12배를 넘는 규모로 확장될 수 있다고 밝혔다. 17 따라서 브리지 기반 토폴로지에 맞춰 설계할 수 있는 맞춤형 가속기에는 유의미한 선택지가 될 수 있다.

다만 EMIB-T가 CoWoS의 일대일 대체재라는 뜻은 아니다. 패키징 선택은 HBM 배치, 다이 레이아웃, 전력·열 설계, 인터커넥트 요구사항, 소프트웨어 일정, 공급사 인증과 연결된다. 이미 한 플랫폼에 맞춰 설계된 제품을 개발 막바지에 다른 패키징 방식으로 옮기는 일은 쉽지 않다.

AI 반도체 공급망에 생길 변화

패키징 확보가 전략 자산이 된다

AI 칩 기업은 최첨단 공정의 웨이퍼 투입량뿐 아니라 HBM, 첨단 기판, 테스트, 조립, 패키징을 같은 일정에 맞춰 확보해야 한다. CoWoS 부족은 첨단 로직 공정 접근성과 마찬가지로 제품 물량과 출시 시기를 좌우한다. 3539

패키징 업체는 단순히 제조의 마지막 단계를 맡는 곳이 아니라, 초기 아키텍처 설계와 장기 공급계획을 함께 짜는 파트너가 된다. 조기 공동 설계와 장기 생산능력 예약의 중요성도 커진다.

공급망은 분산되지만, 대만의 중심성은 유지된다

TSMC의 애리조나 증설과 인텔의 미국 첨단 패키징 역량은 지리적 선택지를 넓힌다. 인텔은 EMIB를 미국 첨단 패키징 플랫폼의 일부로 제시하고 있으며, TSMC도 애리조나에 첫 첨단 패키징 시설을 건설 중이다. 2540

하지만 이는 집중도를 일부 낮추는 변화이지, 즉시 해소하는 변화는 아니다. 대체 공급망에는 공장 공간만 필요한 것이 아니다. 공정 성숙도, 수율, 소재 공급, HBM 통합, 테스트, 고객 검증이 모두 갖춰져야 한다.

인텔·OSAT·메모리 업체의 협상력이 커진다

CoWoS 제약은 고객이 로직 생산 파운드리와 별개로 인텔 파운드리의 패키징 역량을 선택할 기회를 넓힌다. EMIB-T는 CoWoS를 그대로 모방한 기술이 아니라, 국소 브리지와 다른 전력 공급 구조를 내세운 차별화된 선택지다. 1725

동시에 OSAT(외주 반도체 조립·테스트) 업체, 기판 공급사, HBM 제조사의 전략적 중요성도 높아진다. 병목은 패키징 라인 하나가 아니라 서로 의존하는 여러 투입 요소로 구성된 공급망 전체에 걸쳐 있다. 39

2030년을 향한 결론: CoWoS의 퇴장이 아니라 시장의 세분화

가장 가능성 높은 시나리오는 CoWoS가 사라지거나 EMIB-T가 모든 프로그램을 차지하는 것이 아니다. 용도별로 분화된 첨단 패키징 시장이다.

• CoWoS는 가장 크고 메모리 대역폭 요구가 높은 AI 가속기 패키지에서 중요한 위치를 유지할 가능성이 크다.
• EMIB-T는 국소 브리지, 다른 전력 전달 경로, 실리콘 인터포저 사용량 절감의 이점을 살릴 수 있는 설계에서 선택될 수 있다.
• 패키지 크기, HBM 탑재 수, 전력 요구량, 비용이 높아지면서 3D 집적과 패널 레벨 패키징도 더 주목받을 전망이다.

TSMC는 CoPoS(Chip-on-Panel-on-Substrate) 패널 레벨 패키징을 2028~2029년께 양산 확대할 수 있다는 보도가 나온 바 있다. 다만 이후 보도에서는 더 늦은 일정 가능성도 제기됐다. 912 이는 첨단 패키징 로드맵이 빠르게 진화하는 한편, 상용화 일정은 설계 목표만이 아니라 제조 준비도에 달려 있음을 보여준다.

AI 칩 구매자에게 남는 실무적 교훈은 분명하다. 최첨단 연산 자원은 더 이상 웨이퍼만 확보해서 조달할 수 없다. 첨단 패키징을 미리 예약하고, 인증하고, 대량으로 확장할 수 있는 능력 자체가 경쟁 우위가 되고 있다.