삼성의 수직 도약: 기록적인 42nm 게이트 피치를 가진 세계 최초의 3D 적층 트랜지스터 내부를 들여다보다

핵심 기술 혁신: 삼중 적층 나노시트와 42nm 신기록

이러한 수직 구조를 실제로 구현한 것은 놀라운 재료 과학과 정밀 공학의 결정체다. 삼성 연구팀은 단순히 트랜지스터 두 개를 위아래로 포갠 것이 아니라, 상부(P형)와 하부(N형) 트랜지스터 모두에 삼중 적층 나노시트 채널을 적용하여, 단일 웨이퍼 위에 총 6개의 나노시트를 집적하는 데 성공했다. 이는 3D 적층 FET 또는 상보형 FET(CFET)에서 지금까지 시연된 것 중 가장 많은 수의 적층 나노시트다 . 나노시트 아키텍처는 그 자체로 전류에 대한 뛰어난 정전 제어 능력을 제공하는데, 여기에 수직 적층 개념을 결합함으로써 성능과 전력 효율 측면에서 강력한 시너지를 창출한다.

이를 위해 연구팀은 가장 어려운 기술적 난제였던 전기적 절연 문제를 해결해야 했다. 위아래로 인접한 트랜지스터가 독립적으로 작동하려면 완벽한 절연 장벽이 필수적이다. 팀은 상부 소자와 하부 소자 사이에 고품질의 **중간 유전체(절연층)**를 도입했다. 이 수직 절연체야말로 고집적을 가능하게 하는 핵심 열쇠로, 이 구조가 없었다면 누화로 인해 설계 자체가 불가능했을 것이다 .

그 결과, 공개 기록상 가장 작은 42nm 게이트 피치를 가진 완전히 동작하는 소자가 탄생했다. 삼성전자 Logic TD팀의 전문가 권욱현 님은 이전 연구들 중 일부가 더 작은 수치를 보고한 적이 있지만, 실제로 제작된 트랜지스터 구조에서 42nm 크기를 달성한 것은 이번이 세계 최소 기록이라고 강조했다 .

검증된 성과: 최우수 논문상 수상

이 연구의 중요성은 세계 3대 반도체 학회 중 하나인 VLSI 심포지엄에서 학계와 업계의 즉각적인 인정을 받으며 입증되었다. 황동훈 연구원 외 다수가 집필한 논문(“First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications”)은 10점 만점에 8.29점이라는 최고 심사 점수를 기록하며, 기술 하이라이트(Technology Highlight) 선정과 함께 최우수 논문상의 영예를 안았다 .

AI·HPC 칩을 향한 여정

삼성전자는 3DSFET 아키텍처를 차세대 고성능 로직 반도체의 기반 기술로 그리고 있다. 특히 트랜지스터 집적도가 핵심 성능 지렛대가 되는 **AI 및 고성능 컴퓨팅(HPC)**의 극한 요구 사항을 겨냥한 것이다 .

다만 이 성과를 제품 발표로 오해해서는 안 된다. 이는 하나의 기념비적인 개념 증명(proof-of-concept)에 해당한다. 현재 이 기술은 시연 단계에 머물러 있다. 삼성전자 Logic TD팀은 최종적인 상용화를 목표로 연구를 지속할 것이라고 밝혔지만, 구체적인 양산 일정은 아직 제시하지 않았다. 단일 소자 시연을 높은 수율의 대량 생산 공정으로 전환하기까지는 여전히 상당한 기술 개발이 필요하다 . 긴 여정이 남아 있음에도, 삼성은 나노시트 시대 이후를 준비하는 질문에 구체적이고 검증된 해답을 제시했다. 바로 “위로 올라가는 것”이다.