화웨이는 트랜지스터를 더 작게 만드는 대신 칩 내부 신호 전달 시간을 줄여 성능을 높이는 ‘타우(τ) 스케일링 법칙’을 제시했다.
LogicFolding 아키텍처는 칩 내부 배선을 짧게 재구성해 신호 지연과 전기적 부하를 줄이는 설계 방식이다.
화웨이는 지난 6년간 이 원리를 기반으로 381개의 칩을 설계·양산했다고 밝혔으며, 2026년 출시될 Kirin 칩이 LogicFolding을 처음 적용할 예정이다.
What is Huawei’s newly unveiled Tau (τ) Scaling Law and LogicFolding chip architecture, how does this new principle differ from traditionalHuawei’s Tau (τ) Scaling Law proposes improving semiconductor performance by compressing signal timing inside chips rather than relying only on smaller transistors.
AI 프롬프트
Create a landscape editorial hero image for this Studio Global article: What is Huawei’s newly unveiled Tau (τ) Scaling Law and LogicFolding chip architecture, how does this new principle differ from traditional. Article summary: Huawei says its newly unveiled Tau (τ) Scaling Law is a new semiconductor-development principle that replaces traditional geometric scaling with “time (τ) scaling” as the guide for improving semiconductors and electronic. Topic tags: general, general web, user generated. Reference image context from search candidates: Reference image 1: visual subject "China’s Huawei Technologies expects to design high-end chips by 2031 with transistor density equivalent to 1.4-nanometre processes, despite US sanctions that have made it hard for" source context "Huawei proposes new path for chip development amid US sanctions" Reference image 2: visual subject "China’s Huawei Tec
openai.com
반도체 산업은 수십 년 동안 트랜지스터를 더 작게 만드는 방식으로 발전해 왔다. 이 흐름은 흔히 ‘무어의 법칙(Moore’s Law)’으로 설명된다. 하지만 미세 공정이 물리적·경제적 한계에 가까워지면서, 업계에서는 새로운 성능 향상 방법을 찾는 움직임이 커지고 있다.
화웨이는 2026년 **IEEE 국제회로·시스템 심포지엄(ISCAS)**에서 이런 문제에 대한 대안으로 **타우(τ) 스케일링 법칙(Tau Scaling Law)**과 새로운 칩 설계 구조 LogicFolding을 공개했다. 이 접근은 트랜지스터 크기 대신 칩 내부에서 신호가 이동하는 시간을 줄이는 데 초점을 맞춘다.
핵심 개념: ‘크기’가 아니라 ‘시간(τ)’을 줄인다
전통적인 반도체 발전 방식은 **기하학적 스케일링(geometric scaling)**이다. 트랜지스터를 계속 작게 만들어 같은 면적에 더 많은 소자를 넣는 방식이다.
하지만 화웨이가 제안한 타우 스케일링 법칙은 발전의 핵심 변수를 **물리적 크기 대신 시간(τ)**으로 본다. 즉, 회로 안에서 신호와 데이터가 이동하는 시간을 얼마나 줄일 수 있는지가 성능 향상의 기준이 된다.
Studio Global AI
연구를 계속하세요
이 페이지에는 Studio Global 내에서 계속할 수 있는 소스 기반 답변이 포함되어 있습니다.
화웨이는 트랜지스터를 더 작게 만드는 대신 칩 내부 신호 전달 시간을 줄여 성능을 높이는 ‘타우(τ) 스케일링 법칙’을 제시했다.
LogicFolding 아키텍처는 칩 내부 배선을 짧게 재구성해 신호 지연과 전기적 부하를 줄이는 설계 방식이다.
화웨이는 지난 6년간 이 원리를 기반으로 381개의 칩을 설계·양산했다고 밝혔으며, 2026년 출시될 Kirin 칩이 LogicFolding을 처음 적용할 예정이다.
What is Huawei’s newly unveiled Tau (τ) Scaling Law and LogicFolding chip architecture, how does this new principle differ from traditionalHuawei’s Tau (τ) Scaling Law proposes improving semiconductor performance by compressing signal timing inside chips rather than relying only on smaller transistors.
AI 프롬프트
Create a landscape editorial hero image for this Studio Global article: What is Huawei’s newly unveiled Tau (τ) Scaling Law and LogicFolding chip architecture, how does this new principle differ from traditional. Article summary: Huawei says its newly unveiled Tau (τ) Scaling Law is a new semiconductor-development principle that replaces traditional geometric scaling with “time (τ) scaling” as the guide for improving semiconductors and electronic. Topic tags: general, general web, user generated. Reference image context from search candidates: Reference image 1: visual subject "China’s Huawei Technologies expects to design high-end chips by 2031 with transistor density equivalent to 1.4-nanometre processes, despite US sanctions that have made it hard for" source context "Huawei proposes new path for chip development amid US sanctions" Reference image 2: visual subject "China’s Huawei Tec
openai.com
반도체 산업은 수십 년 동안 트랜지스터를 더 작게 만드는 방식으로 발전해 왔다. 이 흐름은 흔히 ‘무어의 법칙(Moore’s Law)’으로 설명된다. 하지만 미세 공정이 물리적·경제적 한계에 가까워지면서, 업계에서는 새로운 성능 향상 방법을 찾는 움직임이 커지고 있다.
화웨이는 2026년 **IEEE 국제회로·시스템 심포지엄(ISCAS)**에서 이런 문제에 대한 대안으로 **타우(τ) 스케일링 법칙(Tau Scaling Law)**과 새로운 칩 설계 구조 LogicFolding을 공개했다. 이 접근은 트랜지스터 크기 대신 칩 내부에서 신호가 이동하는 시간을 줄이는 데 초점을 맞춘다.
핵심 개념: ‘크기’가 아니라 ‘시간(τ)’을 줄인다
전통적인 반도체 발전 방식은 **기하학적 스케일링(geometric scaling)**이다. 트랜지스터를 계속 작게 만들어 같은 면적에 더 많은 소자를 넣는 방식이다.
하지만 화웨이가 제안한 타우 스케일링 법칙은 발전의 핵심 변수를 **물리적 크기 대신 시간(τ)**으로 본다. 즉, 회로 안에서 신호와 데이터가 이동하는 시간을 얼마나 줄일 수 있는지가 성능 향상의 기준이 된다.
Studio Global AI
연구를 계속하세요
이 페이지에는 Studio Global 내에서 계속할 수 있는 소스 기반 답변이 포함되어 있습니다.
huawei.comHUAWEI Presents the Tau (τ) Scaling Law, Enabling Breakthroughs ...
hk.marketscreener.comHuawei proposes new path for chip development amid US sanctions
devdiscourse.comUPDATE 2-China's Huawei reveals chip design breakthrough amid ...
telecom.economictimes.indiatimes.comHuawei proposes new path for chip development amid US sanctions