TSMC, 2026 로드맵 공개: A13·A12 공정과 초대형 AI 패키징 전략

TSMC는 대만 신주(Hsinchu)에서 열린 2026 Taiwan Technology Symposium에서 차세대 반도체 공정 로드맵과 AI용 초대형 칩 패키징 전략을 공개했다. 핵심 메시지는 분명하다. 앞으로 반도체 경쟁력은 단순히 더 작은 트랜지스터뿐 아니라 초대형 칩을 효율적으로 묶는 패키징 기술에 달려 있다는 것이다.

차세대 공정 로드맵: A13, A12, 그리고 N2U

이번 행사에서 TSMC는 A13, A12, N2U라는 새로운 공정 기술을 로드맵에 추가했다고 발표했다.

• A13 공정: 2025년에 공개된 A14 공정의 직접적인 축소(shrink) 버전으로, 더 높은 집적도와 전력 효율을 목표로 한다. 주요 대상은 AI, 고성능 컴퓨팅(HPC), 모바일 칩이다.
• A12 공정: A13 이후 등장할 앙스트롬(Å) 시대 공정으로, 2nm 이하 영역에서 트랜지스터 스케일링을 더욱 확장하는 기술이다.
• N2U 공정: TSMC의 2nm(N2) 공정 계열을 확장한 버전으로, 기존 N2 플랫폼을 기반으로 성능과 효율을 개선하는 것이 목표다.

TSMC의 장기 로드맵에 따르면 A13과 A12는 2029년 전후 양산을 목표로 하고 있으며, 이는 향후 수년간의 공정 발전 방향을 보여준다.

A16은 어떻게 되었나

이번 심포지엄에서는 A16 공정에 대한 새로운 상세 발표는 없었다. 다만 업계 보도에 따르면 A16의 대량 생산 일정은 2027년으로 미뤄진 상태다. 이는 초기 예상보다 약간 늦어진 것이다.

AI 시대 핵심: CoWoS 초대형 패키징

TSMC 발표에서 가장 눈에 띄는 부분 중 하나는 첨단 패키징 기술이었다. 최근 AI 가속기(GPU, AI ASIC 등)는 단일 칩 크기의 한계를 넘어서는 구조가 필요하기 때문이다.

TSMC는 CoWoS(Chip‑on‑Wafer‑on‑Substrate) 패키징의 새로운 대형 플랫폼이 이미 양산 단계에 들어갔다고 밝혔다.

특히 중요한 수치는 다음과 같다.

• 5.5‑reticle 크기의 CoWoS 플랫폼이 98% 이상의 수율을 달성

여기서 reticle은 리소그래피 노광 장비가 한 번에 처리할 수 있는 최대 칩 영역을 의미한다. 여러 개의 reticle 크기 칩을 하나의 패키지로 결합하면 여러 개의 칩렛과 HBM(고대역폭 메모리)을 묶은 거대한 AI 프로세서를 만들 수 있다.

현재 AI 칩에서는 단순한 트랜지스터 밀도보다 메모리 대역폭과 칩 간 통신 속도가 더 중요한 병목이 되는 경우가 많다. CoWoS는 바로 이 문제를 해결하는 기술이다.

2028~2029년: 훨씬 더 큰 AI 패키지

TSMC는 앞으로 패키징 규모가 더욱 커질 것이라고 예고했다.

업계 보고에 따르면 CoWoS 로드맵은 다음과 같은 방향으로 확장될 가능성이 있다.

• 약 14‑reticle 규모 플랫폼 (2028년)
• 약 40‑reticle 규모 플랫폼 (2029년)

이 정도 규모라면 미래의 AI 칩은 지금의 GPU보다 훨씬 더 큰 시스템 형태가 될 수 있다. 즉 패키징 기술 자체가 시스템 아키텍처의 핵심 레이어로 바뀌는 셈이다.

2nm 공정 생산 확대

TSMC는 동시에 2nm(N2) 세대 공정의 생산 확대도 진행 중이다.

• N2 공정은 2025년 말부터 양산에 들어갔다.
• AI와 모바일 칩 수요 증가로 초기 생산 능력이 빠르게 확보되고 있는 상황이다.

주요 고객사로는 Apple, Nvidia, Qualcomm, AMD 등이 거론되며 차세대 AI 칩과 프리미엄 모바일 프로세서에서 활용될 것으로 예상된다.

경쟁 상황: Intel과 Samsung

최첨단 반도체 경쟁은 단순한 공정 발표보다 실제 수율과 양산 능력이 더 중요한 단계에 들어갔다.

최근 일부 보고에 따르면 경쟁사 상황은 다음과 같이 전해진다.

• Samsung: 2nm 생산 라인의 실제 칩 수율이 약 14% 수준이라는 보도가 나왔다.
• Intel: 차세대 18A 공정 양산 일정이 약 6개월 지연됐다는 보도도 있다.

이 수치는 제한된 제3자 보고에 기반한 것으로 확정적인 공식 수치는 아니다. 다만 차세대 공정의 양산 난이도가 매우 높다는 점을 보여준다.

왜 이제는 패키징이 핵심인가

이번 TSMC 발표가 보여주는 흐름은 명확하다.

• A13·A12 같은 앙스트롬 공정은 트랜지스터 밀도의 한계를 계속 밀어붙이고
• CoWoS 같은 첨단 패키징은 여러 칩을 하나의 거대한 시스템으로 묶는다

특히 AI 가속기 시장에서는 거대한 연산 칩 + 대량의 HBM 메모리 조합이 필수다. 이 때문에 앞으로 반도체 경쟁력은 공정 기술과 패키징 기술을 동시에 얼마나 잘 구현하느냐에 달려 있을 가능성이 크다.

TSMC의 2026 로드맵은 최소한 이번 10년 말까지 이 두 영역 모두에서 주도권을 유지하겠다는 전략을 분명히 보여준다.