화웨이의 ‘타우 스케일링 법칙’은 무어의 법칙을 대체할 수 있을까

화웨이가 반도체 성능을 평가하는 기준 자체를 바꾸자고 제안했습니다. 화웨이는 2026년 5월 25일 중국 상하이에서 열린 IEEE 회로 및 시스템 국제 심포지엄(ISCAS)에서 반도체 사업부문 책임자 허팅보(He Tingbo)의 기조연설 **‘New Semiconductor Path in Practice’**를 통해 ‘타우(τ) 스케일링 법칙’을 공개했습니다. 23

핵심 발상은 간단합니다. 지금까지 반도체 산업이 주로 ‘트랜지스터를 얼마나 작게 만들 수 있는가’를 발전의 척도로 삼았다면, 앞으로는 ‘신호와 작업이 시스템을 통과하는 데 걸리는 시간을 얼마나 줄일 수 있는가’를 더 중요한 목표로 삼자는 것입니다. 125

다만 타우 스케일링은 새로운 제조 공정 이름이라기보다, 반도체와 전자 시스템을 설계하는 통합 최적화 프레임워크에 가깝습니다. 화웨이는 여기에 로직폴딩(LogicFolding), 소프트웨어·하드웨어 공동 최적화, 시스템 인터커넥트 기술을 결합해 성능과 전력 효율, 실질적인 트랜지스터 집적도를 높이겠다는 구상입니다. 12

‘더 작게’에서 ‘더 빠르게’로

전통적인 기하학적 스케일링은 트랜지스터의 물리적 크기를 줄이고 같은 면적에 더 많은 트랜지스터를 넣는 방식입니다. 무어의 법칙으로 대표되는 이 접근법은 수십 년간 반도체 발전을 이끌었지만, 미세 공정이 극한에 가까워질수록 제조 난도와 비용이 커지고 트랜지스터 축소만으로 얻는 이득도 줄어들고 있습니다.

화웨이가 제안한 τ 스케일링은 신호 전파 지연과 시스템 전체의 실행 시간을 핵심 최적화 대상으로 삼습니다. 트랜지스터 자체가 크게 작아지지 않더라도 저항, 기생 커패시턴스, 배선 길이, 회로 구조, 데이터 이동, 칩 간 통신을 개선하면 실제 작업을 끝내는 시간을 줄일 수 있다는 논리입니다. 2319

따라서 이 방식은 트랜지스터 크기가 더 이상 중요하지 않다는 주장이 아닙니다. 트랜지스터 미세화와 함께 시스템이 정보를 얼마나 효율적으로 이동시키고 처리하는지까지 발전의 척도에 포함하자는 의미입니다.

화웨이가 제시한 4단계 최적화

화웨이는 타우 스케일링을 소자부터 전체 시스템까지 이어지는 네 가지 층위의 설계 전략으로 설명합니다.

1. 소자 단계: 저항과 기생 커패시턴스 줄이기

트랜지스터와 인터커넥트에서는 전기적 저항과 기생 커패시턴스를 낮추는 것이 목표입니다. 이 요소들은 신호 지연과 전력 소모에 영향을 주기 때문에, 이를 개선하면 트랜지스터와 연결선의 시간상수를 줄일 수 있습니다. 2

2. 회로 단계: 신호가 지나가는 핵심 경로 단축

회로 수준에서는 신호가 가장 오래 걸리는 ‘크리티컬 패스’의 배선 길이를 줄이고, 저항성·용량성 부하를 낮추는 방안이 제시됐습니다. 신호가 논리 회로를 더 빠르게 통과하도록 만들고, 연산 한 번에 필요한 에너지도 줄이겠다는 접근입니다.

화웨이는 로직폴딩을 이 단계의 핵심 기술 가운데 하나로 소개했습니다. 로직폴딩은 단순히 트랜지스터 수를 늘리는 대신 회로와 논리 구조를 재구성해 제한된 실리콘에서 더 높은 유효 집적도와 처리 효율을 얻으려는 기술로 설명됩니다. 25

3. 칩 단계: 소프트웨어·아키텍처·실리콘을 함께 설계

화웨이의 구상은 개별 회로 개선에서 끝나지 않습니다. 칩 설계 단계에서는 실제 작업 부하를 기준으로 소프트웨어, 컴퓨터 아키텍처, 실리콘을 함께 최적화해야 한다고 주장합니다.

즉, 트랜지스터 개수만 보는 대신 명령어 흐름과 데이터 흐름, 병렬 처리 방식, 메모리 접근을 함께 조정해 전체 실행 시간을 줄이겠다는 것입니다. 같은 하드웨어라도 어떤 작업을 어떤 순서로 처리하고 데이터를 어떻게 이동시키느냐에 따라 실제 성능과 전력 효율이 달라진다는 점을 반영한 전략입니다. 2

4. 시스템 단계: 칩 사이의 통신도 ‘스케일링’ 대상으로

AI 학습과 추론처럼 여러 프로세서가 동시에 작동하는 환경에서는 칩 하나의 속도만큼 칩과 서버 사이의 통신 지연도 중요합니다. 화웨이는 이 문제를 자사의 유니파이드버스(UnifiedBus) 인터커넥트와 ‘클러스터 + 슈퍼팟(cluster + SuperPoD)’ 아키텍처로 연결합니다.

화웨이에 따르면 유니파이드버스는 대규모 AI 시스템에서 프로세서를 높은 대역폭과 낮은 지연으로 연결하고, 통합 메모리 주소 지정을 지원해 여러 장치가 하나의 논리적 컴퓨터처럼 작동하도록 설계됐습니다. 17

이는 타우 스케일링에서 통신 지연도 성능 방정식의 일부로 본다는 뜻입니다. 다만 유니파이드버스의 효과와 아키텍처상의 목표는 화웨이의 기술 및 기업 주장에 해당하며, 업계 전체가 독립적으로 확립한 표준이나 검증된 성능 수치로 봐서는 안 됩니다.

화웨이가 공개한 적용 현황과 목표

화웨이는 타우 스케일링을 스마트폰과 AI 컴퓨팅 제품에 적용해 왔으며, 지난 6년 동안 이 접근법을 바탕으로 설계하고 양산한 칩이 381개에 이른다고 밝혔습니다. 이 수치는 화웨이의 자체 발표에 따른 것입니다. 2

또한 2026년 가을 출시 예정인 기린(Kirin) 스마트폰 칩이 로직폴딩 아키텍처를 전면 도입하는 첫 제품이 될 것이라고 설명했습니다. 257

장기 목표도 제시했습니다. 화웨이는 타우 스케일링을 적용해 설계한 고급 칩이 2031년까지 14Å(옹스트롬), 즉 1.4nm 공정에 해당하는 트랜지스터 집적도에 도달할 것으로 내다봤습니다. 251231

여기서 중요한 점은 ‘1.4nm급 집적도’가 화웨이가 이미 독립적으로 검증된 1.4nm 제조 공정을 확보했다는 뜻은 아니라는 것입니다. 이는 여러 설계 및 시스템 최적화를 통해 특정 공정 노드에 상응하는 집적도를 달성하겠다는 목표치입니다. 251231

무어의 법칙을 정말 대체할까

현재로서는 그렇다고 단정하기 어렵습니다. 화웨이는 τ 스케일링을 무어의 법칙을 잇거나 대신할 새로운 지침으로 제시하고 있지만, ‘법칙’이라는 이름이 붙었다고 해서 업계가 인정한 보편적 물리 법칙이 되는 것은 아닙니다.

저항과 커패시턴스를 줄이고 배선 지연과 데이터 이동을 최적화하는 것은 반도체 설계에서 이미 널리 알려진 공학적 접근입니다. 화웨이의 차별화된 주장은 이러한 기술을 소자·회로·칩·시스템 전반에서 하나의 스케일링 전략으로 묶고, 트랜지스터 미세화만큼이나 시간과 정보 이동을 핵심 성과 지표로 삼자는 데 있습니다. 1219

또한 화웨이가 제시한 성능, 효율, 집적도 향상 폭과 2031년 목표는 아직 독립적인 검증을 거치지 않았습니다. 특히 예정된 기린 칩과 AI 제품이 실제 제품 환경에서 어느 정도의 지연 감소와 성능 향상을 보여줄지가 실질적인 시험대가 될 전망입니다.

왜 주목할 만한가

이번 발표는 첨단 컴퓨팅의 경쟁이 더 이상 제조 공정만의 문제가 아니라는 흐름을 보여줍니다. 선단 공정의 발전 속도가 느려질수록 아키텍처, 패키징, 메모리 이동, 칩 간 연결, 소프트웨어 최적화가 성능을 좌우하는 비중은 커질 수 있습니다.

그런 의미에서 타우 스케일링은 ‘기하학적 미세화가 끝났다’는 선언이라기보다, 반도체 발전을 평가할 때 연산을 완료하는 데 걸리는 시간도 트랜지스터 크기만큼 중요하게 봐야 한다는 제안에 가깝습니다.

허팅보는 반도체 발전을 위해 과학자, 엔지니어, 업계 파트너 간의 개방성과 협력이 필요하다고도 강조했습니다. 어느 한 기업만으로는 향후 반도체와 전자 시스템이 맞닥뜨릴 문제를 해결하기 어렵다는 메시지입니다. 2

결국 타우 스케일링의 성패는 발표 자료가 아니라 실제 제품에서 판가름 날 것입니다. 2026년 하반기 기린 칩과 향후 AI 컴퓨팅 제품이 로직폴딩과 시스템 최적화의 효과를 객관적인 벤치마크로 입증한다면, 화웨이의 새로운 설계 철학은 주목할 만한 대안으로 자리 잡을 수 있습니다. 그 전까지는 무어의 법칙이 이미 대체됐다는 선언보다는, 공정 미세화의 한계를 넘어보려는 화웨이의 야심찬 반도체 로드맵으로 보는 편이 정확합니다.