이러한 양면 구조는 기본 14A 구현보다 더 좁은 금속 피치(Metal Pitch)와 더 높은 트랜지스터 밀도를 가능하게 하기 위한 것입니다. 구체적으로:

• 기본 14A M0 금속 피치: 28nm.
• 14A2 목표 M0 금속 피치: 약 21nm. 이중 패터닝(Double Patterning) 기술 향상을 통해 달성할 것으로 보이며, 이는 양면 전력 공급 방식으로 가능해집니다.

기본 14A가 이미 인텔 18A 대비 약 30%의 칩 밀도 향상을 약속하고 있기 때문에, 14A2 변형은 훨씬 더 큰 밀도 향상을 제공할 가능성이 있지만, 인텔은 아직 14A2에 대한 정확한 수치를 공식 발표하지 않았습니다.

변화를 주도하는 요인

이러한 변화는 TSMC의 A14(1.4nm급)와 삼성전자의 SF1.4 개발 경쟁 압박에 직접적으로 대응하기 위한 것으로 분석됩니다. 1.4nm 경쟁이 치열해짐에 따라, 인텔은 기본 14A 노드가 제공하는 것 이상의 차별화된 밀도 우위가 필요해졌습니다. 양면 전력 공급이 이를 실현할 방법으로 거론되지만, 동시에 전기 저항 증가와 새로운 복합 전력 공급 구조 개발 등 기술적 난제도 수반됩니다.

주요 로드맵 마일스톤 (인텔 14A / 14A2)

인텔의 립부 탄(Lip-Bu Tan) CEO는 업데이트된 일정을 제시했습니다. 다음 표는 최근 보고서와 인텔 자체 발표를 바탕으로 한 주요 마일스톤을 요약한 것입니다:

탄 CEO는 0.9 PDK를 14A 공정의 '성배(Holy Grail)'라고 지칭하며, 이는 고객과의 본격적인 협업을 위한 중요한 분수령이 될 것이라고 강조했습니다. 이 일정은 이전에 제시되었던 2027년 리스크 양산 목표보다 약 1년 정도 늦춰진 것입니다.

TSMC 및 삼성과의 일정 비교

TSMC는 블룸버그 통신 보도에 따르면 A14 공정의 생산을 2028년에 시작할 계획입니다. 여러 다른 출처들도 TSMC의 A14 2028년 양산 목표를 뒷받침하고 있습니다. 주목할 점은 TSMC A14의 첫 번째 버전에는 후면 전력 공급 기술이 포함되지 않으며, 후면 전력 레일을 적용한 변형(A14P)은 2029년으로 계획되어 있다는 것입니다.

삼성전자는 1.4nm 경쟁 구도에서 언급되지만, 제공된 출처 내에서는 SF1.4 공정의 리스크 양산 또는 본격 양산 일정이 확정되어 있지 않습니다.

핵심 분석: 인텔의 2029년 양산 목표는 TSMC의 2028년 A14 생산 목표보다 약 1년 늦습니다. 그러나 탄 CEO는 인텔 14A의 시기가 TSMC A14와 매우 근접해 있으며, 두 공정 모두 1.4nm급으로 포지셔닝되고 있다고 밝혔습니다. 삼성의 로드맵은 아직 불확실성이 큰 상황입니다.

14A 이후의 더 넓은 비전

립부 탄 CEO는 인텔이 이미 14A 이후의 두 개 공정 노드 개발에 착수했다고 확인했습니다:

• 10A (1nm급) — 현재 초기 개발 단계.
• 7A (서브 1nm급) — 역시 초기 개발 단계.

탄 CEO는 보스턴에서 열린 JP모건 제54차 글로벌 기술, 미디어 및 통신 컨퍼런스에서 인텔의 공정 로드맵을 논의하면서 이 사실을 공개했습니다. 이는 인텔이 14A를 넘어 다세대 앙스트롬(Angstrom) 시대 로드맵을 그리고 있음을 시사합니다.

요약

인텔의 기본 14A 노드는 2세대 리본FET(RibbonFET 2) GAA 트랜지스터와 PowerDirect 후면 전력 공급 기술을 사용하며, 인텔 18A 대비 최대 30%의 칩 밀도 향상을 제공합니다. 이에 더해, 알려진 14A2 변형은 양면 전력 공급 아키텍처와 더 좁은 21nm M0 피치를 통해 경쟁사 대비 밀도 우위를 확보하는 것을 목표로 합니다. 핵심 일정은 2026년 10월 PDK 0.9 배포, 2028년 리스크 양산, 2029년 본격 양산입니다. 이는 TSMC의 A14 양산 목표 시점인 2028년보다 약 1년 뒤처진 일정입니다. 장기적으로 인텔은 10A 및 7A 공정 노드를 개발 중입니다.

이러한 양면 구조는 기본 14A 구현보다 더 좁은 금속 피치(Metal Pitch)와 더 높은 트랜지스터 밀도를 가능하게 하기 위한 것입니다. 구체적으로:

• 기본 14A M0 금속 피치: 28nm.
• 14A2 목표 M0 금속 피치: 약 21nm. 이중 패터닝(Double Patterning) 기술 향상을 통해 달성할 것으로 보이며, 이는 양면 전력 공급 방식으로 가능해집니다.

기본 14A가 이미 인텔 18A 대비 약 30%의 칩 밀도 향상을 약속하고 있기 때문에, 14A2 변형은 훨씬 더 큰 밀도 향상을 제공할 가능성이 있지만, 인텔은 아직 14A2에 대한 정확한 수치를 공식 발표하지 않았습니다.

변화를 주도하는 요인

이러한 변화는 TSMC의 A14(1.4nm급)와 삼성전자의 SF1.4 개발 경쟁 압박에 직접적으로 대응하기 위한 것으로 분석됩니다. 1.4nm 경쟁이 치열해짐에 따라, 인텔은 기본 14A 노드가 제공하는 것 이상의 차별화된 밀도 우위가 필요해졌습니다. 양면 전력 공급이 이를 실현할 방법으로 거론되지만, 동시에 전기 저항 증가와 새로운 복합 전력 공급 구조 개발 등 기술적 난제도 수반됩니다.

주요 로드맵 마일스톤 (인텔 14A / 14A2)

인텔의 립부 탄(Lip-Bu Tan) CEO는 업데이트된 일정을 제시했습니다. 다음 표는 최근 보고서와 인텔 자체 발표를 바탕으로 한 주요 마일스톤을 요약한 것입니다:

탄 CEO는 0.9 PDK를 14A 공정의 '성배(Holy Grail)'라고 지칭하며, 이는 고객과의 본격적인 협업을 위한 중요한 분수령이 될 것이라고 강조했습니다. 이 일정은 이전에 제시되었던 2027년 리스크 양산 목표보다 약 1년 정도 늦춰진 것입니다.

TSMC 및 삼성과의 일정 비교

TSMC는 블룸버그 통신 보도에 따르면 A14 공정의 생산을 2028년에 시작할 계획입니다. 여러 다른 출처들도 TSMC의 A14 2028년 양산 목표를 뒷받침하고 있습니다. 주목할 점은 TSMC A14의 첫 번째 버전에는 후면 전력 공급 기술이 포함되지 않으며, 후면 전력 레일을 적용한 변형(A14P)은 2029년으로 계획되어 있다는 것입니다.

삼성전자는 1.4nm 경쟁 구도에서 언급되지만, 제공된 출처 내에서는 SF1.4 공정의 리스크 양산 또는 본격 양산 일정이 확정되어 있지 않습니다.

핵심 분석: 인텔의 2029년 양산 목표는 TSMC의 2028년 A14 생산 목표보다 약 1년 늦습니다. 그러나 탄 CEO는 인텔 14A의 시기가 TSMC A14와 매우 근접해 있으며, 두 공정 모두 1.4nm급으로 포지셔닝되고 있다고 밝혔습니다. 삼성의 로드맵은 아직 불확실성이 큰 상황입니다.

14A 이후의 더 넓은 비전

립부 탄 CEO는 인텔이 이미 14A 이후의 두 개 공정 노드 개발에 착수했다고 확인했습니다:

• 10A (1nm급) — 현재 초기 개발 단계.
• 7A (서브 1nm급) — 역시 초기 개발 단계.

탄 CEO는 보스턴에서 열린 JP모건 제54차 글로벌 기술, 미디어 및 통신 컨퍼런스에서 인텔의 공정 로드맵을 논의하면서 이 사실을 공개했습니다. 이는 인텔이 14A를 넘어 다세대 앙스트롬(Angstrom) 시대 로드맵을 그리고 있음을 시사합니다.

요약

인텔의 기본 14A 노드는 2세대 리본FET(RibbonFET 2) GAA 트랜지스터와 PowerDirect 후면 전력 공급 기술을 사용하며, 인텔 18A 대비 최대 30%의 칩 밀도 향상을 제공합니다. 이에 더해, 알려진 14A2 변형은 양면 전력 공급 아키텍처와 더 좁은 21nm M0 피치를 통해 경쟁사 대비 밀도 우위를 확보하는 것을 목표로 합니다. 핵심 일정은 2026년 10월 PDK 0.9 배포, 2028년 리스크 양산, 2029년 본격 양산입니다. 이는 TSMC의 A14 양산 목표 시점인 2028년보다 약 1년 뒤처진 일정입니다. 장기적으로 인텔은 10A 및 7A 공정 노드를 개발 중입니다.