화웨이 'τ 스케일링 법칙' 공개…EUV 수출규제 우회하는 3D 칩 혁명

• 트랜지스터 밀도: 제곱밀리미터당 2억 3800만 개(MTr/mm²). 이전 세대(같은 공정, 155 MTr/mm²) 대비 53.5~55% 증가한 수치다 .
• 에너지 효율: 성능 코어(P-core) 전력 효율이 40~41% 개선됐다 .
• 최대 클럭: 성능 코어 기준 약 3.1GHz로 동작한다 .
• 로드맵 목표: 2031년까지 τ 스케일링 법칙 기반 하이엔드 칩이 1.4nm(14Å) 공정에 준하는 트랜지스터 밀도에 도달할 것으로 전망했다 .

로직폴딩의 핵심: '1.5μm 본딩 피치'가 만든 신호 지연 혁명

로직폴딩은 평면(2D)에 펼쳐진 로직 회로를 둘 이상의 수직 적층 레이어로 '접어 올리는' 3D 칩 아키텍처다 . 핵심 메커니즘은 두 가지다.

• 크리티컬 패스 단축: 중요한 신호 경로를 수직으로 배치해 신호가 이동해야 하는 물리적 거리를 획기적으로 줄인다. 이로 인해 신호 지연의 주범인 RC(저항-커패시턴스) 딜레이가 급감한다 .
• 초미세 1.5μm 하이브리드 본딩: 기린 2026은 웨이퍼 간 고밀도 하이브리드 본딩 기술을 통해 1.5μm 피치의 3D 적층 구조를 구현했다 . 이는 일반적인 TSV(실리콘 관통 전극) 방식보다 16~36배 더 조밀한 수직 연결을 제공한다. 덕분에 칩 내부 아키텍처를 미세하게 분할해 배선을 최적화하고 크리티컬 패스를 추가로 단축할 수 있었다 .

이러한 결합 효과는 τ 스케일링 법칙의 최적화 목표인 신호 전파 지연 시간(τ) 을 직접적으로 압축한다 . 허팅보는 이전 세대(126 → 155 MTr/mm²)가 3년이 걸렸던 밀도 향상을 로직폴딩을 통해 단 한 세대 만에 238 MTr/mm²로 도약시켰다고 강조했다 .

EUV 없이 TSMC 3nm와 어깨를 나란히

화웨이는 공정 미세화 없이 기린 2026에서 238 MTr/mm²의 트랜지스터 밀도를 달성했다 . 이는 TSMC 3nm 공정 및 인텔 18A 노드와 유사한 수준으로, 중국의 기존 파운드리 인프라(SMIC의 7nm급 DUV 기반 공정으로 추정) 위에서 이뤄낸 성과다 .

미국 EUV 수출 통제를 우회하는 전략

미국 수출 규제로 인해 화웨이는 ASML의 EUV 노광장비를 도입할 수 없다. 하지만 화웨이는 다음과 같은 전략으로 이 제약을 극복하고 있다.

• 측정 기준의 전환: τ 스케일링 법칙은 기하학적 미세화(무어의 법칙)를 신호 전파 지연(τ) 최적화로 대체한다. 이는 미세 공정이 아닌 아키텍처 혁신으로 성능을 향상시키는 접근법이다 .
• 리소그래피 독립적 밀도 향상: 로직폴딩의 밀도 증가는 수직 적층과 배선 단축에서 비롯되므로, 제재를 받지 않는 기존 공정 노드에서 더 높은 성능을 끌어낼 수 있다 .
• EUV의 대체재로 떠오른 하이브리드 본딩: 화웨이가 주장하는 1.5μm 하이브리드 본딩 피치는 EUV 장비 없이도 고성능을 구현할 수 있는 핵심 기술로 평가받는다. 시장조사기관 세미애널리시스(SemiAnalysis)는 화웨이가 선단 하이브리드 본딩 기술에서 경쟁사를 앞질렀다고 분석했다 .
• 2031년 1.4nm 동급 로드맵: 화웨이는 로직폴딩과 같은 3D 집적 기술을 지속적으로 개선해 EUV 장비 없이도 2031년까지 1.4nm 공정에 준하는 트랜지스터 밀도를 달성할 수 있다고 주장한다 .

한편, 엔비디아의 젠슨 황 CEO는 이번 τ 스케일링 법칙에 대해 "돌파구"라고 평가하면서도 "TSMC에 위협이 되지는 않는다"고 언급했다 .

중요한 한계: 아직 독립 검증되지 않았다

화웨이는 기린 2026의 독립적인 벤치마크 데이터를 공개하지 않았으며, 어떤 중국 파운드리(SMIC로 추정)가 생산하는지도 공식적으로 밝히지 않았다 . *더 레지스터(The Register)*와 테크타임스(Tech Times) 등 여러 외신은 제3자의 검증이 이루어지기 전까지 화웨이의 주장을 신중하게 받아들여야 한다고 조언했다 .