쉽게 말해, 구글은 CoWoS로는 감당하기 어려운 '메가 패키지'를 만들기 위해 EMIB-T가 필요했다.
두 기술의 근본적인 차이는 '다리를 놓는 방식'에 있다. CoWoS는 모든 다이 아래에 거대한 실리콘 인터포저(interposer)라는 판을 깐다. 패키지가 커질수록 이 판도 같이 커져야 하므로 가장자리의 실리콘이 낭비되고 비용도 천정부지로 솟는다 . 반면, EMIB는 실리콘 브리지라는 아주 작은 다리만을 다이와 다이가 연결되는 부위에만 유기 기판 속에 박아 넣는다. 나머지 부분은 저렴한 유기 재질로 남겨둔다
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비유하자면, CoWoS는 도시 전체를 연결하는 고속도로망이고, EMIB는 강 하나를 건너는 다리 하나인 셈이다 . 후미피시처럼 다이 크기가 10배에 달하는 경우, 이 차이는 결정적이다. 다음 표에서 핵심 차이를 정리했다.
문제는 현실이다. 구글은 2028년까지 인텔에 300만 개 이상의 TPU를 주문한 것으로 알려졌다. The Information은 복수의 소식통을 인용해 이 사실을 보도했다 . 이는 주로 고급 패키징 계약이며, 인텔의 자체 공정이 TSMC를 따라잡지 못했기 때문이라는 분석이 지배적이다
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그러나 300만 개라는 목표는 냉혹한 제조 현실에 부딪힌다. 현재 인텔의 EMIB-T 기술 검증 수율은 약 90% 다 . 전문가들은 인텔의 EMIB 생산 이력을 고려할 때 긍정적인 신호라고 평가한다. 하지만 이 수율의 기준은 FCBGA 조립 수율이며, 업계 표준은 98% 이상이다
. 대만의 유명 분석가 궈밍치(Ming-Chi Kuo)는 "수율 90%에서 98%로 올리는 것이 0%에서 90%까지 가는 것보다 더 어려울 수 있다"고 날카롭게 경고한다
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참고로 TSMC는 2026년, 5.5배 레티클 CoWoS의 생산 수율 목표를 98% 로 잡고 있다 . 이 수율 격차는 인텔이 300만 대 생산을 경제적으로 맞추기 위해 넘어야 할 극도로 험난한 제조 공정 문제를 의미한다. 고가의 AI 가속기에서 수율이 1%라도 떨어지면 수천억 원의 손실로 직결되기 때문이다.
인텔은 말레이시아에 '프로젝트 펠리컨(Project Pelican)' 고급 패키징 단지를 가동하고 있으며(2026년 가동 예정) , 그럼에도 단일 고객을 위해 신기술(EMIB-T)로 수백만 대를 생산하는 것은 인텔 파운드리 사상 전례 없는 도전이다.
가장 아이러니한 점은 바로 이것이다. 인텔의 차세대 플래그십 서버 CPU인 '다이아몬드 래피즈(Diamond Rapids)'는 EMIB를 사용하지 않는다. 업계 분석 기관 세미어낼리시스(SemiAnalysis)에 따르면, "인텔은 다이아몬드 래피즈에서 EMIB를 버리고 UCIe(Universal Chiplet Interconnect Express)로 전환한다"고 밝혔다. 인텔은 이미 ISSCC에서 UCIe 기반 다이-투-다이 링크를 시연한 바 있다 .
이는 날카로운 아이러니를 만든다. 인텔은 구글에게 EMIB-T를 최고의 패키징 기술로 판매하며 외부 고객을 유치하는 동시에, 정작 자사의 핵심 서버 CPU는 다른 표준으로 전환하고 있는 것이다. 인텔로서는 CPU 칩렛에 UCIe를 쓰는 것이 충분한 대역폭을 제공하면서도 비용과 복잡성을 낮추는 합리적인 선택이겠지만, 구글 입장에서는 '왜 인텔은 자신들의 최고 기술을 믿지 않고 다른 걸 쓰는 걸까?'라는 의문이 들 수밖에 없다.
구글의 EMIB-T 베팅은, CoWoS 용량이 고갈된 절체절명의 순간에 인텔 패키징 기술에 대한 신뢰를 보여준다는 점에서 의미가 크다. 특히 10배 레티클 크기의 초대형 다이에서 EMIB-T는 확실한 비용 및 확장성 이점을 제공한다. 그러나 인텔은 극복하기 어려운 수율 장벽(90% → 98%+)과 이 기술로는 처음 시도하는 수백만 대 규모의 양산이라는 산을 넘어야 한다. 게다가 자사 주력 제품이 EMIB를 버리는 아이러니는 인텔이 기술을 외부 고객에게는 적극적으로 홍보하면서도, 정작 자신의 핵심 사업에는 다른 길을 택하고 있음을 보여주는 단적인 예다. 이 베팅의 성공 여부는 향후 AI 반도체 공급망 지형도를 완전히 바꿔놓을 수도 있다.