화웨이 Kirin 2026 로직폴딩, 3D 적층으로 전력을 줄인다는 뜻

화웨이의 **로직폴딩(LogicFolding)**은 트랜지스터를 더 작게 만드는 최신 미세공정 경쟁과는 다른 접근이다. Kirin 2026에 제안된 이 설계는 회로를 두 개의 활성 실리콘 층으로 나누고, 이를 면대면 고밀도 하이브리드 본딩으로 결합한다. 자주 신호를 주고받는 회로를 더 가깝게 놓아 신호가 이동하는 거리를 줄이겠다는 것이 핵심이다. 23

다만 이 수치는 화웨이가 자체 방법론과 Kirin 9030 Pro 비교를 바탕으로 제시한 주장이다. 새로운 리소그래피 공정 노드와 동등한 성과를 달성했다는 뜻도, 모든 사용 환경에서 같은 효과가 난다는 뜻도 아니다. 23

로직폴딩이 바꾸는 것: 평면 배선에서 수직 연결로

일반적인 평면형 칩은 대부분의 로직을 한 장의 실리콘 위에 배치한다. 설계 규모가 커질수록 데이터와 클록 신호는 긴 금속 배선을 가로질러야 한다. 반면 로직폴딩은 디지털·아날로그·메모리 회로를 수직으로 쌓인 활성 층들에 분산한다. 층과 층 사이는 하이브리드 본딩이 만든 촘촘한 수직 연결로 이어진다. 23

화웨이의 Tau Scaling 자료를 인용한 보도에 따르면 Kirin 2026은 약 1.5µm(마이크로미터) 본딩 피치와 약 5,000만 개의 수직 인터커넥트를 목표로 한다. 화웨이는 같은 공정 노드를 쓴 Kirin 9030 Pro를 기준으로, 자체 측정 방식에서 트랜지스터 밀도가 155 MTr/mm²에서 238 MTr/mm²로 약 53.5~55% 높아졌다고 설명한다. 35

따라서 이 밀도 향상은 ‘트랜지스터 하나하나가 더 작아졌다’기보다, 회로의 위치와 연결 방식을 재구성해 얻는 유효 밀도 상승으로 보는 편이 정확하다.

배선이 짧아지면 지연과 전력은 왜 줄어드나

긴 금속 배선에는 저항과 커패시턴스가 따른다. 신호가 긴 배선을 지날수록 전달 지연이 생기며, 배선의 커패시턴스를 충전·방전하는 데 동적 에너지가 든다.

화웨이가 노리는 것은 서로 밀접하게 연결된 로직을 위아래 층에 마주 보게 배치해, 일부 긴 수평 연결을 짧은 수직 연결로 바꾸는 것이다. 원리상 다음과 같은 효과를 기대할 수 있다.

• 타이밍에 민감한 경로의 지연 감소
• 클록 분배 배선 길이 단축
• 신호 리피터와 클록 버퍼 필요량 축소
• 인터커넥트 커패시턴스 감소
• 같은 성능에서 더 낮은 전압으로 동작할 여지 확보

화웨이가 말하는 Tau(τ) 스케일링은 바로 이 관점에 기반한다. 트랜지스터 크기뿐 아니라 회로와 시스템 안에서 신호가 이동하는 시간을 중요한 발전 지표로 삼고, 로직폴딩으로 신호 전파 지연을 압축해 밀도와 에너지 효율을 높이겠다는 구상이다.

핵심은 ‘계산’보다 ‘데이터 이동’이라는 주장

화웨이가 트랜지스터 스위칭 에너지가 중요하지 않다고 말하는 것은 아니다. 다만 대형 현대 프로세서에서는 데이터 이동과 클록 분배가 동적 전력의 상당 부분을 차지할 수 있다는 것이 화웨이의 논지다. 긴 금속 배선을 한 번 지날 때마다, 또 그 배선을 구동하기 위해 버퍼를 넣을 때마다 스위칭 활동과 에너지가 추가된다.

그래서 데이터를 만들어 내는 블록과 이를 소비하는 블록, 그리고 가까운 저장 공간을 물리적으로 인접하게 배치하는 것이 중요해진다. 로직폴딩은 패키징 기술인 동시에, 데이터가 불필요하게 멀리 이동하지 않게 하는 물리적 지역성(locality) 전략이기도 하다. 2

Kirin 2026이 내건 수치

화웨이는 Kirin 9030 Pro와의 동급 성능(iso-performance) 비교에서 Kirin 2026의 총 전력 소비가 41% 낮아질 수 있다고 밝혔다. 같은 비교 기준에서 측정 트랜지스터 밀도는 약 55% 증가, 전력 밀도는 제시된 동작 조건에서 5.6% 감소했다고 주장한다. 47

병렬성이 큰 하위 시스템에서는 더 큰 절감 폭도 제시됐다. 이전 평면 설계와 비교해 NPU 전력 66% 감소, GPU 전력 58% 감소, CPU 고성능 코어 전력 41% 감소라는 수치다. 1

이런 차이는 구조적으로는 이해할 만하다. NPU와 GPU는 규칙적이고 통신량이 많은 연산 유닛을 다수 포함하므로, 데이터 생산자·소비자·로컬 저장소를 층간에 가깝게 배치할 기회가 더 많다. CPU도 배선 단축의 혜택을 볼 수 있지만, 구조적 제약이 더 크다.

CPU의 순차 작업은 왜 더 어렵나

CPU는 흔히 앞선 명령의 결과가 다음 명령의 입력이 되는 순차적 명령 흐름을 처리한다. 이런 의존성 사슬은 작업을 여러 물리 영역에 자유롭게 나누거나 병렬화할 수 있는 범위를 제한한다.

3D 배치가 일부 배선과 클록 비용을 줄일 수는 있어도, 의존 관계가 있는 결과를 기다려야 한다는 근본적 제약 자체를 없애지는 못한다. 이것이 화웨이가 제시한 CPU 전력 절감 폭이 NPU·GPU보다 작은 이유를 설명하는 한 가지 배경이다. 1

발열·수율·비용이라는 현실적 과제

활성 로직을 적층하면 구현 난도가 크게 올라간다. 밀집한 활성 층에서 열을 빼내야 하고, 전력 공급, 검사, 수리, 디버그도 복잡해진다. 웨이퍼 정렬 오차와 본딩 결함은 제조 수율에 영향을 줄 수 있으며, 다층 설계는 공정과 패키징 비용을 높일 수 있다.

결국 3D 집적의 가치는 보기 좋은 물리 설계가 아니라, 신뢰성 있는 제품을 충분한 물량으로 생산할 수 있느냐에 달려 있다. 로이터는 화웨이의 이 접근법이 제재로 인한 제약을 일부 우회할 가능성이 있는 경로라고 평가하면서도, 진정한 돌파구인지 여부는 아직 미해결이라고 짚었다.

Kirin 2027 로드맵: 더 촘촘한 본딩을 향해

화웨이가 제시한 다음 단계는 더 공격적이다. Kirin 2027에는 1µm 하이브리드 본딩 피치, 1억 개 초과 수직 인터커넥트, 동급 성능 기준 전력 47% 절감 목표가 거론된다. 더 긴 호흡으로는 수직 연결을 1억 개 이상 유지하면서 720nm 상부 금속 피치를 달성하겠다는 목표도 제시됐다. 이는 출시 제품에서 독립 검증된 결과가 아니라 미래 로드맵이다. 15

본딩 피치가 더 미세해지면 칩 내부의 더 많은 로직에 수직 연결을 적용할 수 있다. 그만큼 정렬 정밀도, 결함 관리, 설계 도구, 열 관리, 테스트에 요구되는 수준도 높아진다.

수출 규제 아래에서의 의미

로직폴딩은 최신 리소그래피 장비 접근에만 의존하지 않고 성능과 효율을 끌어올리려 한다는 점에서 전략적 의미가 있다. 하지만 제조 제약을 사라지게 하지는 않는다. 첨단 반도체와 장비, 관련 기술을 대상으로 한 미국의 수출 통제는 중국의 첨단 공정 생산과 관련된 여러 영역에 계속 적용되고 있다.

따라서 화웨이의 3D 접근은 공정 미세화를 대체하는 만능 해법보다는 보완적 스케일링 경로로 이해하는 것이 적절하다. 특정 공정 기술에서 더 많은 능력을 끌어낼 수는 있지만, 정교한 본딩·계측·설계자동화·제조 역량은 여전히 필요하다.

결론

Kirin 2026의 로직폴딩은 칩 스케일링의 초점을 더 짧은 신호 이동 거리로 옮긴다. 하이브리드 본딩으로 연결한 두 활성 층은 배치 밀도를 높이고, 긴 인터커넥트에서 발생하는 지연과 에너지를 줄일 수 있다. 특히 데이터 이동이 많은 병렬형 NPU와 GPU에서 효과가 클 수 있다.

그러나 약 55%의 유효 트랜지스터 밀도 상승, 동급 성능에서 41%의 전력 절감이라는 수치는 현재로서는 화웨이의 발표에 기반한다. 실제 스마트폰용 프로세서가 대량 생산 단계에서 효율, 발열, 수율, 비용 목표를 모두 충족할 수 있는지가 최종 시험대가 될 것이다. 237