화웨이는 트랜지스터 미세화만이 아니라 신호·데이터 이동 시간을 줄이는 방식으로 칩 성능과 효율을 높이겠다고 주장한다. 로직폴딩은 자주 통신하는 논리 블록을 3차원으로 더 가깝게 배치해 배선 길이와 핵심 신호 경로의 지연을 줄이려는 설계 방식이다.
연구 답변

Create a landscape editorial hero image for this Studio Global article: How is Huawei using “Tau Law” (also called He Law)—a time-domain optimization approach aligning devices, circuits, chips, and systems across. Article summary: Huawei is using Tau (τ) Scaling Law—sometimes informally called “He’s Law,” after semiconductor chief He Tingbo—as a design-and-system scaling strategy rather than a literal substitute for transistor miniaturization. Its. Topic tags: general, general web, user generated, news. Style: premium digital editorial illustration, source-backed research mood, clean composition, high detail, modern web publication hero. Use reference image context only for broad subject, composition, and topical grounding; do not copy the exact image. Avoid: logos, brand marks, copyrighted characters, real person likenesses, fake screenshots, UI text, readable text, watermarks, charts w
화웨이가 내놓은 타우(τ) 스케일링 법칙은 반도체 발전의 기준을 ‘트랜지스터를 얼마나 작게 만드느냐’에서 ‘신호와 데이터가 시스템 안을 얼마나 빨리 이동하느냐’로 넓히자는 제안이다. 첨단 노광 장비 접근에 제약이 있는 상황에서, 공정 미세화만으로 경쟁하지 않고 칩 설계·배선·패키징·시스템 통합에서 성능을 끌어올리려는 전략으로 볼 수 있다. 7
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전통적인 칩 스케일링은 더 작은 제조 공정을 이용해 같은 면적에 더 많은 트랜지스터를 넣는 데 초점을 맞춘다. 하지만 트랜지스터 크기가 원자 수준에 가까워질수록, 회로 내부 배선과 데이터 이동에서 발생하는 지연이 더 큰 병목이 될 수 있다.
화웨이는 이 지점에서 ‘기하학적 스케일링’ 대신 ‘시간 스케일링’을 제시한다. 소자·회로·칩·시스템 전반에서 신호 전파 지연과 실행 시간을 체계적으로 줄이겠다는 것이다. 이를 통해 성능, 전력 효율, 트랜지스터 밀도를 계속 개선할 수 있다고 주장한다. 7
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이는 트랜지스터 미세화가 더 이상 중요하지 않다는 뜻은 아니다. 핵심 주장은 더 제한적이다. 논리 구조, 배선, 메모리·인터커넥트, 패키징을 더 잘 구성하면 최첨단 공정 노드에 대한 절대적 의존도를 낮추면서도 성능과 효율을 높일 여지가 있다는 것이다. 7
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화웨이가 타우 법칙의 구현 수단으로 연결하는 것이 로직폴딩(LogicFolding) 이다. 공개 발표와 보도에 따르면, 자주 데이터를 주고받는 논리 블록을 3차원 방향으로 가깝게 배치해 긴 수평 배선 경로를 줄이는 아키텍처다. 신호가 이동해야 할 거리가 짧아지면 핵심 경로의 지연과 그에 따른 에너지 소모를 줄일 수 있다는 구상이다. 4
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화웨이는 2026년 2층 구조 칩을 우선 선보이고, 2031년에는 3층 구조로 나아가는 로드맵을 제시했다. 이와 함께 기존 평면 설계보다 약 55% 높은 트랜지스터 밀도, 그리고 1.4nm 등가 밀도를 목표로 내걸었다. 3
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여기서 ‘등가’라는 표현이 중요하다. 이는 화웨이가 실제 1.4nm 선폭으로 트랜지스터를 제조한다는 의미가 아니다. 3D 설계와 고도 집적을 통해 달성할 수 있다고 보는 밀도 수준을 뜻한다. 또한 2031년 목표일 뿐, 현재 독립적으로 검증된 양산 역량도 아니다. 5
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화웨이는 2026년 5월 상하이에서 열린 IEEE 국제 회로·시스템 심포지엄(ISCAS)에서 타우 법칙과 로직폴딩을 공개했다. 회사는 이 원리가 신호 전파 지연을 압축하고 트랜지스터 밀도를 단계적으로 향상시키기 위한 것이라고 설명했다. 7
화웨이는 또 지난 6년 동안 이 폭넓은 접근법에 기반해 381개 칩을 설계하고 양산했다고 밝혔다. 이는 타우 법칙이 단순한 이론 제안에 그치지 않는다는 회사 측 근거다. 다만 공개된 자료만으로는 해당 칩의 상세 목록, 공정 수율, 전력 대비 성능 수치 등을 독립적으로 비교·검증하기 어렵다. 12
보도에 따르면 첫 2층 로직폴딩 칩은 2026년 출시가 계획돼 있으며, 이후 이 접근법은 모바일용 기린(Kirin) 계열을 넘어 미래의 어센드(Ascend) AI 가속기에도 적용하는 로드맵이 제시됐다. 다만 최종 제품의 성능·전력·비용·수율이 공개되기 전까지는 회사 발표와 제품 계획의 단계로 봐야 한다. 4
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3D 집적은 통신 거리를 줄일 수 있지만 제조 난제를 없애지는 않는다. 외부 보도는 발열 제어, EDA(전자설계자동화) 도구, 양산 수율을 주요 과제로 지목한다. 수직 연결부의 신뢰성, 검사와 결함 보정, 패키징 비용 역시 실제 상용화에서 중요하다. 2
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따라서 ‘1.4nm 등가’라는 이름만으로 성공 여부를 판단하기는 어렵다. 더 설득력 있는 검증은 실제 제품에서 다음과 같은 결과가 나오는지다.
타우 법칙은 화웨이가 최첨단 노광 장비 접근에만 의존하지 않고 반도체 경쟁력을 확보하려는 시도와 맞닿아 있다. 로이터는 이를 지속적인 트랜지스터 미세화 중심의 경로를 넘어서는 대안적 발전 경로로 소개했다. 17
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창업자 런정페이는 이 틀을 화웨이의 생존과 돌파를 위한 핵심 경로로 평가했다. 이는 화웨이가 이 전략에 부여하는 무게를 보여주지만, 대규모 시장에서의 기술 우위가 이미 독립 검증됐다는 뜻은 아니다. 21
화웨이 메이트 80 시리즈는 2026년 7월 말까지 누적 판매가 800만 대를 넘었다는 시장 추정치가 나올 만큼 프리미엄 생태계의 수요를 보여줬다. 그러나 이 수치는 시장 추적 자료에 근거한 것으로, 감사된 회사 공시가 아니며 타우 법칙의 효과를 입증하는 자료도 아니다.
결국 방향성 자체는 타당한 문제의식에서 출발한다. 데이터 이동이 컴퓨팅 발전의 병목이 되는 환경에서는 시스템 여러 층위에서 지연을 줄이는 설계가 분명한 가치가 있다. 남은 질문은 로직폴딩이 이 아이디어를 최상위 파운드리의 첨단 공정과 맞설 수 있는, 수율과 비용을 갖춘 양산 경쟁력으로 바꿔낼 수 있느냐다.
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화웨이는 트랜지스터 미세화만이 아니라 신호·데이터 이동 시간을 줄이는 방식으로 칩 성능과 효율을 높이겠다고 주장한다.
화웨이는 트랜지스터 미세화만이 아니라 신호·데이터 이동 시간을 줄이는 방식으로 칩 성능과 효율을 높이겠다고 주장한다. 로직폴딩은 자주 통신하는 논리 블록을 3차원으로 더 가깝게 배치해 배선 길이와 핵심 신호 경로의 지연을 줄이려는 설계 방식이다.
2031년 ‘1.4nm 등가’ 밀도 목표는 실제 1.4nm 공정 양산 선언이 아니라 3D 아키텍처와 집적을 통한 밀도 목표다.