칩 설계 AI 경쟁의 무대가 챗봇에서 자율 에이전트로 바뀌었다

DAC 2026에서 전자설계자동화(EDA)의 인공지능 경쟁은 ‘질문에 답하는 보조 도구’에서 ‘설계 작업을 직접 조율하는 에이전트’로 한 단계 이동했다. Synopsys, Cadence, Siemens EDA는 모두 에이전트가 엔지니어링 목표를 세부 작업으로 나누고, 기존 EDA 도구를 호출하며, 측정값과 검증 결과를 읽은 뒤 다시 설계를 수정하는 장기 실행형 워크플로를 제시했다. 217

이 변화가 던지는 전략적 질문은 단순히 어떤 회사의 범용 AI 모델이 가장 똑똑한가가 아니다. 설계 데이터, 결정론적 솔버, 검증 증거, 보안 통제, 양산 전 최종 승인(signoff) 절차를 가장 안정적으로 연결하는 기업이 차세대 EDA 플랫폼을 장악할 가능성이 크다.

코파일럿과 에이전틱 EDA는 무엇이 다른가

기존 EDA 도구는 합성, 시뮬레이션, 형식 검증, 배치·배선, 타이밍 분석, 물리적 signoff처럼 정의된 작업을 수행한다. 에이전틱 EDA는 여기에 설계 계획과 도구 조정 계층을 추가한다.

일반적인 작업 흐름은 다음과 같다.

1. 설계 목표나 오류를 해석한다.
2. 필요한 도구와 세부 작업을 선택한다.
3. RTL, 제약조건, 테스트 또는 설정을 생성·수정한다.
4. 결정론적 시뮬레이션, 형식 검증, 물리 분석을 실행한다.
5. 지표, 로그, 파형, 반례를 읽는다.
6. 결과를 바탕으로 다시 수정하고 목표에 도달할 때까지 반복한다.

에이전틱 물리 설계에 관한 연구도 자연어로 표현된 목표를 해석하고, EDA 도구를 호출해 결과를 분석한 뒤 설정이나 소스 코드를 바꾸고, 측정된 결과 품질에 맞춰 반복하는 구조를 설명한다. 1

코파일럿이 다음 행동을 제안하는 도구라면, 에이전틱 워크플로는 사람이 정한 목표와 안전 범위 안에서 더 긴 작업 순서를 직접 수행한다는 점이 다르다.

Synopsys: AgentEngineer와 L1~L5 자율성 로드맵

Synopsys는 AI 자율성을 L1부터 L5까지 단계적으로 높이는 로드맵을 제시하고 있다. 보조와 안내형 자동화에서 출발해 점점 더 독립적인 엔지니어링 작업으로 확장하고, 장기적으로는 여러 설계 영역을 아우르는 것이 핵심이다. 다만 L1~L5의 경계는 업계 공통 인증 기준이 아니라 Synopsys가 자율성을 설명하기 위해 사용하는 프레임워크로 봐야 한다.

실질적인 중심에는 AgentEngineer가 있다. DAC에서 Synopsys는 검증 목표를 작은 작업으로 나누고, 전문화된 에이전트와 EDA 도구를 조율하며, 결과를 분석해 다음 작업을 이어가는 오케스트레이터를 소개했다. Synopsys와 NVIDIA는 이를 칩과 전자 시스템 설계를 위한 장시간 실행형 완전 자율 워크플로로 설명했다. 314

Synopsys가 강조한 분야는 자율 검증, 근본 원인 분석, 디버그 종료까지의 자동화다. 회사가 공개한 시연에서는 검증된 RTL에 도달하는 시간이 최대 50배 빨라지고 커버리지가 20% 향상됐다고 주장했다. 그러나 이 수치는 독립적인 벤치마크가 아닌 기업 발표 자료에 기반한 결과다. 19

Microsoft Discovery와 공동 개발한 별도 Synopsys 워크플로에서는 디버그 사이클 시간이 예비 평가에서 25~40% 줄었다고 보고됐다. 이 결과 역시 모든 생산 환경에 적용되는 일반 벤치마크라기보다 초기 평가로 해석해야 한다. 17

RTL을 넘어 열 시뮬레이션까지

Synopsys는 에이전틱 개념을 디지털 로직 바깥으로도 확장하고 있다. DAC 전략에는 열 시뮬레이션처럼 물리 계산 비중이 큰 전자 시스템 작업이 포함됐다. 에이전트가 시뮬레이션을 설정하고 실행한 뒤 결과를 평가하고 워크플로를 다시 다듬는 방식이다. Ansys 포트폴리오를 기반으로 한 ‘실리콘에서 시스템까지’ 전략은 RTL부터 GDS까지의 흐름을 넘어선다. 1417

검증에서 시스템 수준 물리 시뮬레이션까지 같은 오케스트레이션 계층으로 연결할 수 있다면, Synopsys는 에이전틱 EDA를 서로 고립된 보조 기능의 모음이 아니라 연속적인 엔지니어링 환경으로 제시할 수 있다.

Cadence: 전문 에이전트와 지속되는 설계 맥락

Cadence는 다른 경로를 택하고 있다. 공개된 전략은 상위 AI 슈퍼 에이전트가 여러 전문 에이전트를 조율하는 계층 구조에 초점을 맞춘다. 관련 자료에는 ChipStack AI Super Agent와 함께 AgentStack 또는 AuraStack이라는 명칭이 등장하지만, 제공된 자료에서 제품명이 일관되게 확인되지는 않는다. 따라서 이 글에서는 비교적 안전한 명칭인 ChipStack AI Super Agent와 AgentStack을 중심으로 설명한다. 218

Cadence의 가장 독특한 개념은 Mental Model이다. 에이전트가 현재 프롬프트만 보는 것이 아니라 프로젝트의 제약조건, 설계 이력, 의도, 누적된 의사결정을 구조화된 형태로 유지하도록 하는 접근이다.

칩 설계에서는 이런 맥락이 특히 중요하다. 한 부분에서 합리적으로 보이는 수정이 타이밍 예산, 패키징 제약, 전력 목표 또는 앞서 내려진 아키텍처 결정을 위반할 수 있기 때문이다.

Cadence는 다중물리 가속도 강조한다. 전기·열·기계·유체 효과를 함께 고려해 설계 결정을 디지털 지표에만 대입하지 않고 시스템 수준의 결과까지 평가하겠다는 전략이다. 1718

전략적으로 보면 Cadence는 아키텍처의 완성도와 맥락 이해 능력으로 경쟁하려 한다. 특정 단계 하나를 자동화하는 것이 아니라, 상호작용하는 제약조건을 가진 설계 전체를 지속적으로 이해하는 에이전트를 만들겠다는 구상이다.

Siemens EDA: 자체 검증으로 신뢰를 확보한다

Siemens EDA는 Fuse EDA AI Agent를 신뢰성 중심으로 차별화하고 있다. 에이전트가 제안한 행동을 다음 단계로 넘기기 전에 Siemens의 결정론적·물리 기반 엔진으로 확인하는 자체 검증 루프가 핵심이다. 2

Fuse는 확장 가능한 모델 컨텍스트 프로토콜(MCP) 아키텍처를 기반으로 한다. MCP는 오케스트레이션 계층이 RTL, 검증, 아날로그·커스텀 설계, 배치·배선, 물리적 signoff 등 여러 도구와 엔지니어링 정보를 연결하는 공통 방식을 제공한다. 2

이는 자율 엔지니어링의 핵심 위험을 겨냥한다. 언어 모델은 그럴듯한 계획을 내놓을 수 있지만, 그 계획이 물리적으로 유효하다는 보장은 없다. 자체 검증형 워크플로에서는 권위 있는 판단을 도메인 도구가 내린다. 타이밍, 형상, 물리 법칙 또는 형식 제약조건이 행동을 거부하면, 에이전트는 그 증거를 바탕으로 계획을 수정할 수 있다.

Siemens는 더 넓은 디지털 스레드도 내세운다. 설계 결정을 제조 계획과 공급망 일정 관리에 연결해 칩 구현 이후의 산업 실행까지 이어가겠다는 구상이다. 따라서 Siemens의 차별점은 단순한 자율성이 아니라 산업 현장의 증거와 후속 실행에 의해 제약되는 자율성에 있다.

NVIDIA는 공통 인프라 계층으로 부상한다

NVIDIA는 전통적인 의미의 EDA 업체로 기존 강자를 대체하기보다 새로운 에이전틱 스택을 뒷받침하는 여러 계층을 공급하고 있다. 그 과정에서 미래 엔지니어링 환경이 특정 하드웨어·소프트웨어 플랫폼에 의존할 가능성도 커진다.

NVIDIA는 AI 기반 엔지니어링과 가속 EDA 워크로드를 위한 다년 협력의 일환으로 Synopsys에 20억 달러를 투자했다. 13

NVIDIA가 제공하는 인프라는 다음과 같이 나뉜다.

• 가속 컴퓨팅: Grace Blackwell은 시뮬레이션과 AI 추론에 활용된다. Synopsys는 NVIDIA NIM 추론 마이크로서비스를 통해 생성형 AI Copilot의 정보 도달 시간이 2배 빨라졌다고 보고했다. NVIDIA는 Fluent 공기역학 시뮬레이션 사례에서 CPU 대비 34배의 속도 향상을 제시했다. 모두 특정 사용 사례의 보고 수치이지, 모든 EDA 작업에 적용되는 보편적 벤치마크는 아니다. 1516
• 모델과 오케스트레이션: Synopsys의 DAC 워크플로에는 NVIDIA Nemotron, NVIDIA Agent Toolkit, 에이전트 실행과 거버넌스를 위한 OpenShell 런타임이 사용됐다. 314
• 물리 가속: CUDA-X와 PhysicsNeMo 라이브러리는 시뮬레이션 중심의 엔지니어링 워크플로를 지원하도록 설계됐다. 2
• CPU 성능: Vera CPU는 기존 EDA에서 여전히 중요한 계산 집약적·순차적 작업을 겨냥한다. NVIDIA는 Cadence와 Synopsys가 애플리케이션을 최적화하도록 협력 중이라고 밝혔으며, Cadence Jasper와 Synopsys VCS에서 약 1.5배 성능 향상이 보고됐다. 이 역시 기업이 공개한 수치다. 45

결국 경쟁은 여러 층으로 구성된다. EDA 기업은 설계 데이터베이스, 도메인 도구, signoff 흐름을 보유하고 NVIDIA는 컴퓨팅, 모델, 오케스트레이션 구성요소, 런타임 인프라를 제공한다. 고객은 더 빠른 워크플로를 얻을 수 있지만, 미래 엔지니어링 스택의 상당 부분이 공통 하드웨어·소프트웨어 플랫폼에 의존하게 될 가능성도 함께 검토해야 한다.

Kimi K3 실험이 보여준 것과 보여주지 못한 것

Kimi K3의 시연은 기존 EDA 업체들의 발표를 바라보는 유용한 대조점이다. 제공된 자료에 따르면 Kimi K3는 오픈소스 EDA 도구와 Nangate 45나노미터 라이브러리를 사용해 48시간 동안 나노 모델용 칩을 설계·최적화·검증했다. 설계 면적은 약 4㎟였고 시뮬레이션에서 100MHz 타이밍을 충족했다고 보고됐다. 17

이는 LLM 기반 에이전트가 제한된 조건에서 아키텍처 정의, RTL 생성, 최적화, 검증, 타이밍 분석을 하나의 자율 루프로 연결할 수 있다는 의미 있는 시연이다.

그러나 상용 EDA 도구나 전문 칩 설계팀이 더는 필요하지 않다는 증거는 아니다. 이 실험은 최첨단 공정 기술보다 약 20년 뒤처진 성숙한 45나노미터 참조 플로를 사용했다. 현대 공정설계키트(PDK), 고도화된 전력·타이밍 클로저, 아날로그 설계, 설계 테스트(DFT), IP 통합, 신뢰성 분석, 제조 제약조건, 양산 signoff에서의 성능을 입증하지 않는다.

또한 동시대 칩보다 성능이 20~30배 낮다는 주장은 더 강한 근거 없이는 통제된 비교 결과로 받아들이기 어렵다. Kimi 프로젝트 자체 자료에 기반한 기술 시연이며, 독립적으로 재현된 생산 벤치마크가 아니기 때문이다.

신중한 결론은 이렇다. 오픈소스 도구만으로도 성숙 공정에서 인상적인 시연은 가능하다. 하지만 경쟁력 있고 제조 가능한 첨단 칩 설계에는 여전히 파운드리 자료, 공정 라이브러리, 성숙한 signoff 플로, 전문 엔지니어링 역량이 크게 의존한다.

중국 EDA 업체에 열린 기회

에이전틱 AI는 중국 EDA 기업이 모든 기존 포인트 도구를 그대로 재현하지 않고도 워크플로 수준에서 경쟁할 기회를 제공한다. 특히 검증, 디버깅, 중국 내 배포, 첨단 패키징, LLM 기반 엔지니어링 인터페이스가 유망한 영역으로 거론된다. DAC 관련 보도는 RTL 생성과 테스트벤치 작성부터 시뮬레이션, 형식 검증, 디버깅에 이르기까지 에이전틱 AI가 설계 흐름에 진입하고 있다고 설명한다. 17

제공된 자료에 등장하는 사례는 다음과 같다.

• Xpeedic: 신호·전원 무결성 역량을 에이전틱 시스템, 패키지, 첨단 패키징 분석과 결합할 수 있다.
• XEPIC: XEPIC Intelligent System 기반을 발표했으며, 지능형 검증·설계 시스템과 고속 시뮬레이션 기능을 포함하는 전략을 제시했다. 17
• UniVista: 자체 개발 EDA 아키텍처를 바탕으로 RTL 설계, 검증, 수정, 최적화를 조율하는 에이전틱 설계 플랫폼을 설명해 왔다. 17
• Chips Z, Banxin, Zhiwei Chuangxin: 국내 통제형 툴체인, 전문 설계·검증 에이전트, LLM 기반 엔지니어링 인터페이스로 이어지는 더 넓은 흐름을 보여준다.

가장 설득력 있는 제품 패턴은 ‘증거 루프’다. 에이전트가 가설이나 수정안을 만들고, 시뮬레이션 또는 형식 검증을 실행한 뒤, 반례나 품질 지표를 분석해 다시 에이전트에 전달하는 방식이다. 도메인 검증 없이 범용 모델에 칩을 생성하도록 맡기는 접근보다 현실성이 높다.

엔지니어가 업무 시간의 약 60%를 디버깅과 프로세스 중심 작업에 쓴다는 수치는 업계 추정치로 봐야 하며, 모든 조직에 적용되는 보편적 측정값은 아니다. 그럼에도 반복적인 오류 분류, 추적 분석, 테스트 생성, 근본 원인 추적, 회귀 오류 수정은 자동화의 가치가 큰 영역이다. 17

진짜 경쟁은 ‘증거’를 누가 확보하느냐에 있다

DAC 2026의 가장 중요한 신호는 자율 칩 설계가 이미 완성됐다는 것이 아니다. 주요 EDA 기업들이 에이전틱 워크플로를 플랫폼 우위를 확장하는 다음 수단으로 받아들이기 시작했다는 점이다.

Synopsys는 자율성 로드맵, AgentEngineer, 검증 종료, 실리콘에서 시스템까지의 폭넓은 적용을 강조한다. Cadence는 전문 에이전트 조율, 지속적인 설계 맥락, 다중물리 추론을 앞세운다. Siemens는 자체 검증, MCP 기반 도구 통합, 제조와 산업 전반으로 이어지는 디지털 스레드를 차별점으로 삼는다.

세 기업이 공통으로 해결해야 할 과제는 신뢰다. 유용한 EDA 에이전트라면 무엇을 바꿨는지 설명하고, 작업을 재현하며, 설계 의도를 보존하고, 관련 제약조건을 충족한다는 결정론적 증거를 제시해야 한다.

따라서 단기 승자는 가장 유창한 모델을 보유한 기업이 아닐 가능성이 크다. 기존의 설계 데이터, IP, 보안, 시뮬레이션, signoff 흐름 안에서 안전하게 작동하고, 자율적인 모든 행동을 감사 가능한 엔지니어링 증거로 바꾸는 기업이 앞서갈 것이다.