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“화웨이에는 돌파구지만 TSMC의 위협은 아니다”
2026년 5월 28일 대만을 찾은 젠슨 황은 화웨이의 타우 스케일링을 “화웨이에는 돌파구”라고 평가하면서도 TSMC의 위협은 아니라고 말했다. 타우 스케일링은 트랜지스터를 계속 축소하는 대신 3D 회로 배치, 칩 적층, 첨단 인터커넥트를 활용해 신호 전파 시간을 줄이는 접근이다.
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연구 답변
주요 시사점
- 2026년 5월 28일 대만을 찾은 젠슨 황은 화웨이의 타우 스케일링을 “화웨이에는 돌파구”라고 평가하면서도 TSMC의 위협은 아니라고 말했다.
- 타우 스케일링은 트랜지스터를 계속 축소하는 대신 3D 회로 배치, 칩 적층, 첨단 인터커넥트를 활용해 신호 전파 시간을 줄이는 접근이다.
- 2026년 가을 출시 예정인 로직폴딩 기반 기린 칩이 첫 실질적 시험대가 될 전망이지만, 독립 벤치마크와 대량생산 성과는 아직 공개되지 않았다.
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젠슨 황의 평가는 단순한 일축이라기보다 ‘기술의 가능성’과 ‘산업적 경쟁력’을 구분한 발언에 가깝다. 황은 화웨이의 타우(τ) 스케일링 법칙이 화웨이에는 의미 있는 돌파구지만, 현재로서는 TSMC를 위협하지 않는다고 말했다. 화웨이가 제시한 3D 집적 전략 자체는 유망하지만, TSMC를 비롯한 주요 반도체 기업도 이미 수년간 유사한 기술을 개발해 왔다는 이유에서다. 6
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이 구분이 중요한 이유는 화웨이의 발표가 때때로 ‘2nm·1nm·1.4nm 제조에 도달했다’는 뜻으로 해석됐기 때문이다. 현재 확인 가능한 근거가 뒷받침하는 결론은 더 제한적이다. 화웨이는 리소그래피 미세화에만 의존하지 않고 유효 트랜지스터 밀도와 신호 속도를 높일 수 있는 설계 방식을 제안했지만, 실제 제품에서 성능·수율·발열·경제성을 입증해야 한다. 1
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화웨이가 타우 스케일링으로 바꾸려는 것
전통적인 반도체 미세화는 트랜지스터의 크기를 줄이는 데 초점을 맞춰 왔다. 반면 화웨이의 타우 스케일링 법칙은 소자와 회로, 칩, 시스템 사이에서 신호가 이동하는 데 걸리는 시간을 줄이는 방향을 제시한다. 그리스 문자 τ는 이러한 전파 지연 시간과 관련된 개념이다. 2
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화웨이가 함께 공개한 **로직폴딩(LogicFolding)**은 이 원리를 구현하기 위한 아키텍처다. 기존에 평면적인 2차원 구조로 배치하던 회로를 더 긴밀하게 연결된 수직 구조로 재배치하는 방식이다. 화웨이가 제시한 목표는 로직·아날로그·메모리 기능을 서로 가까이 배치해 핵심 신호 경로를 줄이고, 새로운 트랜지스터 공정 노드로 전환하지 않고도 유효 집적도와 성능을 높이는 것이다. 1
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황의 발언을 전한 보도에 따르면, 화웨이는 칩렛 적층과 하이브리드 본딩을 활용해 선폭을 더 줄이지 않고도 칩에 들어가는 트랜지스터 수를 두 배, 세 배, 심지어 네 배까지 늘릴 수 있다고 설명했다. 다만 이는 해당 접근법에 대해 보고된 가능성이며, 현재 출하 중인 제품에서 독립적으로 검증된 결과를 뜻하지는 않는다. 6
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왜 ‘화웨이에는 돌파구’인가
화웨이 입장에서 이 전략은 기술적 선택인 동시에 전략적 우회로다. 첨단 반도체 제조 장비에 대한 접근이 제한된 상황에서, 현재 이용 가능한 제조 공정에서 더 많은 성능과 집적도를 끌어낼 수 있다면 새로운 발전 경로가 될 수 있다. 화웨이는 타우 스케일링을 적용한 고급 칩이 2031년까지 1.4nm 공정에 해당하는 트랜지스터 밀도에 도달할 수 있다고 밝혔다. 4
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실제로 달성된다면 의미는 크다. 물리적인 트랜지스터 축소가 점점 어려워지거나 접근하기 힘들어질 때, 시스템 아키텍처와 인터커넥트, 패키징이 미세화의 한계를 보완할 수 있음을 보여주기 때문이다.
그러나 ‘1.4nm 등가’와 실제 1.4nm 공정에서 트랜지스터를 제조하는 것은 같은 말이 아니다. 화웨이의 목표는 트랜지스터 밀도 등가성을 가리키며, 공개된 보도에 따르면 실제 1.4nm급 공정과 전반적인 성능·전력 효율·수율·신뢰성이 동등하다는 점을 입증할 독립 데이터는 제시되지 않았다. 1
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왜 TSMC에는 위협이 아니라고 했나
황의 비교 기준은 기본적으로 기술의 존재 여부가 아니라 성숙도와 실행력이다. TSMC는 전통적인 트랜지스터 미세화를 보완하기 위해 다이 적층, 3D 집적, 첨단 패키징을 이미 수년간 개발해 왔다. 황의 발언을 전한 보도에서는 그가 TSMC와 대만이 관련 기술을 약 10년 전부터 보유해 왔다고 말했다고 전했다. 7
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TSMC의 반응도 비슷한 맥락이었다. TSMC는 화웨이의 제안을 “혁명적이라기보다 3D 스케일링”이라고 표현하면서, 트랜지스터 밀도 향상과 함께 첨단 패키징과 칩 적층 등 통합 기술의 중요성이 커지고 있다고 강조했다.
그렇다고 화웨이의 연구가 의미 없다는 뜻은 아니다. 핵심은 로직폴딩이 TSMC의 공정 기술이나 제조 생태계를 자동으로 대체하지는 않는다는 데 있다. TSMC는 더 작은 트랜지스터와 첨단 패키징을 함께 활용할 수 있지만, 화웨이는 수직 집적을 기하학적 미세화의 대안으로 더 전면에 내세우고 있다.
따라서 진짜 경쟁은 3D 집적 기술이 존재하느냐가 아니다. 누가 전체 시스템을 안정적이고 경제적으로 설계하고, 제조하고, 본딩하고, 테스트하고, 높은 수율로 대량생산할 수 있느냐가 관건이다.
아직 남은 기술적 난제
칩을 여러 층으로 쌓으면 신호 경로를 짧게 만들 수 있지만, 수직 적층은 새로운 공학적 문제도 가져온다. 더 조밀해진 구조에서 열을 효과적으로 배출해야 하고, 본딩과 후공정에서 높은 수율을 확보해야 하며, 완성된 시스템을 검증하고 테스트해야 한다. 수직으로 통합되는 기능이 많아질수록 EDA 설계 흐름, 열 관리, 수리 가능성, 양산 공정은 더 복잡해질 수 있다. 1
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특히 화웨이의 가장 가까운 실질적 이정표는 아직 계획 단계에 있다. 화웨이는 로직폴딩이라는 타우 스케일링 아키텍처를 적용한 기린 스마트폰 칩을 2026년 가을 출시할 예정이라고 밝혔지만, 해당 제품에 대한 독립 벤치마크나 대규모 양산 실적은 아직 확인되지 않았다. 3
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앞으로 확인할 지표
첫 번째 시험은 로직폴딩 기반 기린 칩이 설계도상의 전망을 넘어 실제 제품에서 측정 가능한 이점을 제공하는지 여부다. 독립 기관의 벤치마크, 전력 측정, 지속 부하에서의 열 성능, 제조 수율, 상업적으로 의미 있는 생산량이 중요한 판단 자료가 될 수 있다.
장기적으로는 화웨이가 제시한 2031년 밀도 목표를 지켜봐야 한다. 설령 1.4nm 등가 트랜지스터 밀도에 도달하더라도, 그 결과를 공정 노드 명칭과 별도로 평가해야 한다. 칩 성능은 트랜지스터 수만으로 결정되지 않는다. 인터커넥트 지연, 메모리 접근 속도, 전력 공급, 냉각, 소프트웨어, 패키징 품질, 생산 일관성이 모두 영향을 미친다.
결론
황의 발언을 한 문장으로 요약하면 이렇다. 화웨이의 타우 스케일링 법칙은 제한된 제조 환경에서 더 높은 집적도와 신호 속도를 얻을 수 있는 현실적인 경로를 제시했다는 점에서 화웨이의 큰 돌파구일 수 있다. 그러나 현재 시점에서 TSMC의 첨단 파운드리와 패키징 역량을 대체하거나 위협한다고 보기는 어렵다. 6
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따라서 가장 정확한 해석은 ‘화웨이가 이미 2nm·1nm·1.4nm 제조를 달성했다’는 것이 아니다. 화웨이가 상대적으로 덜 발전한 제조 공정에서도 더 많은 실사용 성능과 집적도를 끌어낼 수 있는 3D 아키텍처를 제안했으며, 이제 이를 독립적인 성능 데이터와 안정적인 대량생산으로 증명해야 한다는 뜻이다. 1
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"“화웨이에는 돌파구지만 TSMC의 위협은 아니다”"에 대한 짧은 대답은 무엇입니까?
2026년 5월 28일 대만을 찾은 젠슨 황은 화웨이의 타우 스케일링을 “화웨이에는 돌파구”라고 평가하면서도 TSMC의 위협은 아니라고 말했다.
먼저 검증할 핵심 포인트는 무엇인가요?
2026년 5월 28일 대만을 찾은 젠슨 황은 화웨이의 타우 스케일링을 “화웨이에는 돌파구”라고 평가하면서도 TSMC의 위협은 아니라고 말했다. 타우 스케일링은 트랜지스터를 계속 축소하는 대신 3D 회로 배치, 칩 적층, 첨단 인터커넥트를 활용해 신호 전파 시간을 줄이는 접근이다.
실무에서는 다음으로 무엇을 해야 합니까?
2026년 가을 출시 예정인 로직폴딩 기반 기린 칩이 첫 실질적 시험대가 될 전망이지만, 독립 벤치마크와 대량생산 성과는 아직 공개되지 않았다.