화웨이의 ‘타우 스케일링’ 실험: TSMC 없이 2031년 1.4nm급 밀도 가능할까

화웨이가 반도체 기술의 진전을 측정하는 새로운 기준을 제시했다. 더 이상 트랜지스터의 크기를 줄이는 것만 바라보지 말고, 칩과 시스템 안에서 신호가 이동하고 연산이 완료되는 데 걸리는 시간을 줄여야 한다는 주장이다.

화웨이 반도체사업부 총재이자 과학자위원회 주임인 화정파(He Tingbo)는 2026년 5월 25일 중국 상하이에서 열린 IEEE 국제고체회로학술회의(ISCAS) 2026 기조연설에서 ‘타우(τ) 스케일링 법칙’과 핵심 아키텍처인 ‘LogicFolding’을 공개했다. 1

화웨이가 내건 장기 목표는 2031년까지 고성능 칩에서 1.4nm 또는 14A급 공정에 해당하는 트랜지스터 밀도를 구현하는 것이다. 그러나 여기서 가장 중요한 단어는 ‘1.4nm’가 아니라 ‘등가’다. 화웨이는 독자적인 1.4nm 제조 라인을 확보했다고 발표한 것이 아니다. 설계와 회로 배치, 칩 구조, 시스템 최적화를 통해 1.4nm급 공정과 비슷한 집적도를 노린다는 의미다. 14

‘기하학적 축소’에서 ‘시간 축소’로

반도체 업계의 전통적인 스케일링은 트랜지스터와 배선의 물리적 크기를 줄이는 방식에 기반해 왔다. 공정 미세화가 진행될수록 같은 면적에 더 많은 트랜지스터를 넣고, 전력 효율과 처리 성능을 높이는 접근이다.

화웨이의 타우 스케일링은 이 관점을 확장한다. 트랜지스터의 선폭만 줄이는 것이 아니라, 회로 내부에서 신호가 이동하는 데 걸리는 시간과 시스템 전체의 지연을 줄이는 것을 핵심 목표로 삼는다. 화웨이는 이를 기존의 기하학적 스케일링을 넘어서는 시간(τ) 스케일링으로 설명한다. 16

이는 공정 기술을 포기하겠다는 뜻은 아니다. 다만 제조 장비와 공정 미세화가 한계에 부딪힌 상황에서도 디바이스부터 시스템까지 여러 계층을 함께 최적화하면, 실제 사용자가 체감하는 연산 성능과 에너지 효율을 더 끌어올릴 수 있다는 논리다.

LogicFolding은 무엇을 바꾸려 하나

LogicFolding은 타우 스케일링의 핵심 설계 방식으로 제시됐다. 화웨이에 따르면 이 기술은 기존 평면형 회로 배치의 물리적 제약을 넘어 논리 회로를 재구성하고, 중요한 신호 경로를 짧게 만든다. 신호가 지나가는 배선이 짧아지면 배선 저항과 기생 커패시턴스가 줄어들어 지연 시간과 전력 소모를 낮추는 데 도움이 될 수 있다. 14

화웨이가 설명한 최적화는 다음 네 단계로 나뉜다.

• 디바이스 단계: 트랜지스터와 배선의 저항, 기생 커패시턴스 등 시간상수에 영향을 주는 요소를 줄인다.
• 회로 단계: LogicFolding으로 핵심 경로를 단축하고 논리를 더 효율적으로 배치한다.
• 칩 단계: 실제 작업 부하에 맞춰 소프트웨어, 아키텍처, 하드웨어를 함께 설계한다.
• 시스템 단계: 칩 사이의 통신과 메모리 접근에 걸리는 지연을 줄인다. 1

따라서 LogicFolding은 새로운 노광 장비나 독립적인 제조 공정을 발표한 기술이라기보다, 기존 공정에서 더 높은 실효 집적도와 성능을 끌어내려는 설계 방법론에 가깝다.

381개 칩 양산 주장의 의미

화웨이는 타우 스케일링 프레임워크를 활용해 지난 6년 동안 스마트폰과 인공지능 컴퓨팅 분야를 포함한 칩 381종을 설계하고 양산했다고 밝혔다. 16

화웨이 입장에서는 이 수치가 LogicFolding과 타우 스케일링이 단순한 연구실 개념에 머물지 않았다는 근거다. 그러나 제공된 자료만으로는 381개 칩 전체에 대한 독립적인 감사나, 칩별 트랜지스터 밀도·성능·전력 효율을 동일한 기준으로 비교한 결과를 확인할 수 없다.

따라서 381종이라는 숫자는 현재로서는 화웨이의 기업 발표로 보는 것이 적절하다. 새로운 산업 표준이나 스케일링 법칙이 이미 독립적으로 입증됐다는 의미로 확대 해석하기는 어렵다.

화웨이는 2026년 가을 출시 예정인 새로운 기린 스마트폰 프로세서에 LogicFolding을 전면 적용할 계획이라고도 밝혔다. 4 이 칩이 실제 제품에 적용되면 분명한 검증 기회가 열린다. 독립적인 분해 분석과 벤치마크를 통해 집적도, 전력 소모, 발열, 소프트웨어 호환성에서 어떤 변화가 있는지 확인할 수 있기 때문이다.

1.4nm ‘공정’과 1.4nm ‘등가 밀도’는 다르다

‘1.4nm’라는 표현은 대개 특정 세대의 제조 기술을 가리키는 공정 노드 명칭으로 사용된다. 하지만 공정 노드와 실제 성능의 관계는 과거처럼 단순하지 않다. 같은 노드라도 설계 방식, 배선, 패키징, 메모리 구조, 소프트웨어 최적화에 따라 결과가 달라질 수 있다.

이번 발표에서 구분해야 할 주장은 세 가지다.

1. 실제 1.4nm 제조 공정: 파운드리의 제조 기술 자체가 1.4nm급 공정 세대에 해당하는 구조와 특성을 구현한다.
2. 1.4nm급 트랜지스터 밀도: 설계·배치·집적 기술을 통해 단위 면적당 트랜지스터 수가 1.4nm급 공정과 비슷해진다.
3. 비슷한 시스템 성능: 특정 작업에서 완성된 제품이 1.4nm급 칩과 유사한 성능이나 효율을 낸다.

세 가지 결과는 서로 연관될 수 있지만 같은 의미는 아니다. 화웨이가 밝힌 것은 두 번째 항목을 목표로 한다는 주장이다. 이 발표만으로 실제 1.4nm 생산 라인의 존재나 TSMC와 동등한 제조 기술, 모든 사용 환경에서의 동일한 성능이 증명된 것은 아니다. 18

TSMC와 미국의 수출 규제가 만든 배경

화웨이가 설계 중심의 대안을 강조하는 데에는 공급망의 제약이 자리 잡고 있다. 미국의 규제로 미국 기술을 활용해 화웨이·하이실리콘용 칩을 생산하는 기업에 대한 공급이 제한되면서, 화웨이는 세계 최첨단 파운드리인 TSMC에 의존하던 경로를 잃었다. 이후 화웨이는 중국 최대 파운드리인 SMIC를 포함한 국내 공급망을 중심으로 반도체 생태계를 다시 구축해야 했다.

미국의 수출 통제는 중국의 첨단 반도체 기술과 제조 장비 접근도 제한했다. 2025년 로이터가 캐나다 반도체 분석업체 테크인사이츠를 인용해 보도한 내용에 따르면, SMIC는 차세대 생산 공정으로 전환하는 데 여전히 어려움을 겪고 있었으며 화웨이 노트북에는 구형 7nm N+2 공정 기반 칩이 사용됐다.

이런 상황에서는 최신 노광 장비를 확보해 공정 노드를 한 단계 낮추는 것만으로 문제를 해결하기 어렵다. 화웨이가 신호 경로와 시스템 구조를 바꾸는 설계 혁신을 전면에 내세운 이유도 여기에 있다.

화웨이는 이미 국내 생산을 통해 일정 부분 회복 가능성을 보여준 바 있다. 2023년 출시된 메이트 60 프로에는 SMIC가 생산한 7nm급 프로세서가 탑재됐다. 이는 미국의 제재로 소비자 사업이 큰 타격을 입은 뒤 화웨이가 5G 지원 플래그십 스마트폰 시장에 복귀하는 계기가 됐다.

이번 발표가 보여주는 것과 보여주지 않는 것

이번 발표가 보여주는 것은 분명하다. 화웨이는 제조 공정의 미세화에만 의존하지 않고, 디바이스·회로·칩·시스템을 한꺼번에 최적화하는 설계 중심의 반도체 전략을 추진하고 있다. 단기적으로는 2026년 가을 출시 예정인 기린 칩이 시험대가 되고, 장기적으로는 2031년 1.4nm급 등가 밀도가 목표로 제시됐다. 14

반면 이번 발표만으로 다음과 같은 결론을 내리기는 어렵다.

• 화웨이가 TSMC의 최첨단 제조 기술을 따라잡았다는 것
• SMIC가 현재 실제 1.4nm 공정을 양산하고 있다는 것
• LogicFolding이 소비자용 스마트폰과 인공지능 칩에서 예상한 성능 향상을 반드시 낸다는 것

실제 판단에는 수율, 전력 소비, 발열, 소프트웨어 호환성, 표준화된 벤치마크, 독립적인 기술 분석이 필요하다.

그럼에도 전략적 의미는 작지 않다. 화웨이가 제한된 공정에서 더 많은 성능과 집적도를 끌어낼 수 있다면, 제조 기술 격차가 제품 경쟁력에 미치는 영향을 일부 줄일 수 있다. 타우 스케일링은 반도체 산업의 질문을 ‘트랜지스터를 얼마나 작게 만들었는가’에서 ‘시스템이 정보를 얼마나 효율적으로 이동·처리하는가’로 바꾸려는 시도인 셈이다.

현재로서는 타우 스케일링과 LogicFolding을 유망하지만 기업 발표에 기반한 주장으로 보는 것이 가장 신중하다. 2026년 기린 칩의 실제 출시와 이후 독립적인 분해·성능 검증이 화웨이가 새로운 돌파구를 찾았는지, 아니면 기존 제조 한계 안에서 최적화의 이름을 새롭게 붙인 것인지 가려낼 전망이다.