화웨이는 2026년 5월 IEEE ISCAS에서 Tau(τ) Scaling Law와 3차원 회로 구조인 LogicFolding을 공개했다. 화웨이가 말하는 2031년 ‘1.4나노미터급’은 실제 1.4나노미터 제조 노드가 아니라 트랜지스터 밀도에 관한 등가치다.
연구 답변

Create a landscape editorial hero image for this Studio Global article: What chip design breakthrough did Huawei announce in May 2026, how does its LogicFolding approach and proposed Tau Scaling Law—or “Her’s Law. Article summary: Huawei’s May 2026 announcement was a design and packaging roadmap, not proof that China can fabricate true 1.4 nm transistors.. Topic tags: general web, ai, workflow, productivity, code. Style: premium digital editorial illustration, source-backed research mood, clean composition, high detail, modern web publication hero. Use reference image context only for broad subject, composition, and topical grounding; do not copy the exact image. Avoid: logos, brand marks, copyrighted characters, real person likenesses, fake screenshots, UI text, readable text, watermarks, charts with fake numbers, clickbait thumbnails, icons, and tiny thumbnail layouts. Make it useful a
화웨이가 2026년 5월 공개한 것은 중국이 이미 진짜 1.4나노미터 트랜지스터를 제조한다는 발표가 아니다. 핵심은 기존 제조 공정에서 더 많은 연산 성능과 트랜지스터 밀도를 끌어내기 위한 설계·패키징 로드맵이다. 화웨이는 3차원 회로 구조인 LogicFolding과 새로운 설계 원칙인 Tau(τ) Scaling Law를 결합해 2031년까지 1.4나노미터 공정에 해당하는 트랜지스터 밀도를 달성하겠다고 밝혔다. 12
화웨이 반도체 부문 책임자인 허팅보(He Tingbo)는 2026년 5월 25일 중국 상하이에서 열린 IEEE 국제 회로·시스템 학술대회(IEEE ISCAS)에서 ‘새로운 반도체 경로의 실제 적용’이라는 기조연설을 했다. 이 자리에서 Tau Scaling Law와 LogicFolding을 소개했다. 12
화웨이에 따르면 2026년 출시 예정인 기린(Kirin) 칩에는 우선 2개 층 구조가 적용되고, 이후 3개 층 구조로 발전해 2031년 1.4나노미터급 밀도에 도달한다는 계획이다. 이 원칙은 허팅보의 성을 활용해 비공식적으로 ‘허의 법칙(Her’s Law)’이라고 불리기도 한다. 13
여기서 가장 중요한 표현은 **‘1.4나노미터급’이 아니라 ‘1.4나노미터 공정과 동등한 밀도’**라는 점이다. 나노미터 공정명은 오늘날 단순히 트랜지스터의 물리적 길이만 뜻하지 않는다. 따라서 화웨이의 목표는 제조 장비로 1.4나노미터 선폭을 직접 구현한다는 의미가 아니라, 회로 설계를 통해 비슷한 수준의 집적도를 확보하겠다는 주장에 가깝다. 13
반도체 산업의 전통적인 접근은 트랜지스터를 더 작게 만드는 것이었다. 이른바 무어의 법칙에 따른 기하학적 스케일링이다. 그러나 선폭이 작아질수록 제조 난도와 비용이 커지고, 트랜지스터 자체보다 칩 내부를 연결하는 배선에서 생기는 지연과 전력 손실이 주요 병목이 된다.
LogicFolding은 회로를 평면에 넓게 배치하는 대신 일부 논리 회로를 수직으로 겹쳐 쌓는 방식이다. 핵심 신호 경로를 짧게 만들면 전기 신호가 이동해야 하는 거리가 줄어든다. 이에 따라 배선의 저항과 기생 커패시턴스가 만드는 지연을 낮추고, 같은 제조 노드에서도 더 높은 유효 집적도와 성능을 노릴 수 있다는 구상이다. 24
Tau Scaling Law에서 τ는 신호가 회로와 시스템을 통과하는 데 걸리는 시간, 즉 시간 지연을 가리키는 핵심 변수다. 화웨이는 트랜지스터 크기만 줄이는 대신 이 신호 전달 시간을 줄이는 것을 반도체 발전의 새로운 기준으로 삼자고 제안했다. 회사는 LogicFolding을 통해 단계적으로 약 55%의 집적도 향상을 얻을 수 있다고 주장했다. 24
극자외선(EUV) 리소그래피는 가장 미세한 회로 패턴을 웨이퍼에 새기는 첨단 노광 기술이다. 네덜란드 ASML의 EUV 장비는 최첨단 반도체 생산에 핵심이지만, 미국의 대중 수출 통제로 중국은 해당 장비를 확보하기 어렵다. 117
화웨이의 전략은 이 장비를 이용해 평면 트랜지스터를 계속 축소하는 대신, 중국이 접근할 수 있는 기존 공정 기술과 3차원 설계·첨단 패키징을 조합하는 것이다. 즉, 더 미세하게 ‘새기는’ 경쟁에서 일부 벗어나 같은 면적에 더 많은 논리를 배치하고 신호 경로를 줄여 연산량을 높이려는 접근이다.
다만 이는 EUV가 더 이상 필요 없다는 뜻은 아니다. LogicFolding이 성공하려면 여러 활성 층을 정밀하게 연결하고, 층간 배선·전력 공급·열 배출·검사 공정을 안정적으로 구현해야 한다. 제조 공정이 덜 미세해도 패키징과 조립의 난도는 오히려 높아질 수 있다.
현재 중국이 국내 장비와 공정만으로 입증한 최첨단 반도체 생산은 대체로 7나노급으로 평가된다. 이 제품들은 EUV가 아닌 기존 심자외선(DUV) 리소그래피를 활용한 것으로 알려져 있다. 화웨이의 계획은 제조 공정만 놓고 여러 세대의 격차를 단숨에 좁히기보다, 회로 구조와 패키징을 통해 체감 성능과 밀도를 끌어올리려는 시도다. 15
TSMC와 비교하면 목표 시점도 다르다. TSMC는 실제 2나노미터 기술을 보유하고 있으며, 1.4나노미터 공정은 2028년 생산을 시작하겠다는 목표를 제시했다. 화웨이가 말하는 2031년 목표는 이보다 약 3년 늦지만, 동일한 제조 노드가 아니라 ‘트랜지스터 밀도 등가’라는 점에서 직접적인 일대일 비교에는 주의가 필요하다. 15
화웨이의 발표에는 생산 단계의 LogicFolding 칩을 대상으로 한 독립 검증 자료가 포함되지 않았다. 독립적인 성능 벤치마크, 실제 칩 측정값, 수율, 전력 소모, 신뢰성, 제조 비용 등이 공개되지 않았기 때문에, 이것이 산업의 판도를 바꿀 진정한 돌파구인지는 아직 판단하기 어렵다. 로이터도 이 주장의 실질적 의미가 미해결 상태라고 보도했다. 12
트랜지스터 밀도가 높아졌다고 해서 칩 전체의 성능이 자동으로 높아지는 것은 아니다. 실제 제품 경쟁력에는 연산 속도뿐 아니라 전력 효율, 메모리 대역폭, 입출력 성능, 패키징 품질, 제조 가능성, 소프트웨어 생태계가 모두 영향을 미친다.
3차원 적층은 일부 신호 경로를 짧게 만들 수 있지만, 동시에 회로 배치와 배선, 전력 전달, 테스트, 불량 분석을 어렵게 만든다. 한 층의 문제가 다른 층으로 이어질 가능성도 커져 대량생산 수율이 핵심 변수가 된다.
활성 회로를 여러 층으로 쌓으면 칩 내부에 열이 집중된다. 특히 고성능 AI 가속기처럼 장시간 높은 전력을 사용하는 제품에서는 안쪽 층의 열을 외부로 빼내기가 어렵다. 층간 전력 공급과 클록 동기화도 복잡해질 수 있다. 분석가들은 발열 관리, 전자설계자동화(EDA) 도구, 수율을 주요 난제로 꼽고 있다. 6
LogicFolding을 제대로 구현하려면 2차원 칩 설계 도구만으로는 부족하다. 여러 층의 배치와 배선, 타이밍, 열 분포, 전력 특성, 검증과 테스트를 동시에 최적화하는 새로운 EDA 흐름이 필요하다. 중국이 이 작업을 어느 정도까지 자국 도구로 안정화했는지는 공개된 자료만으로 확인하기 어렵다. 26
또한 3차원 적층은 공정 단계와 패키징 복잡성, 결함 발생 가능성, 검사 비용을 늘릴 수 있다. 이론상 집적도 향상이 실제 제품으로 이어지더라도, 낮은 수율과 높은 비용이 이점을 상쇄할 가능성이 있다.
화웨이의 발표는 미국의 기술 제재를 정면으로 우회하려는 장기 전략의 연장선에 있다. EUV 장비뿐 아니라 첨단 EDA 소프트웨어와 엔비디아의 최신 AI 가속기에 대한 접근이 제한된 상황에서, 화웨이는 설계·제조·패키징·AI 컴퓨팅을 아우르는 국내 대안을 구축하려 하고 있다. 이는 중국 정부가 추진해 온 반도체 자립 정책과도 맞닿아 있다. 12
화웨이의 2023년 메이트 60 시리즈는 중요한 전례였다. 중국에서 생산된 7나노급 기린 칩을 탑재한 제품의 등장은 제재에도 불구하고 화웨이가 스마트폰용 칩 공급망을 회복할 수 있음을 보여주는 정치적·상업적 상징으로 받아들여졌다. 이번 발표는 그 회복 서사를 단일 스마트폰 제품에서 장기적인 설계와 AI 칩 로드맵으로 확장하려는 시도로 볼 수 있다. 12
엔비디아의 중국 시장 입지도 이 경쟁의 배경이다. 수출 통제로 중국 기업의 최첨단 AI 가속기 접근이 제한되면서 화웨이를 비롯한 현지 업체들이 빈자리를 노리고 있다. 다만 중국 AI 칩 시장에서 화웨이의 우위가 확정된 것은 아니며, 여러 국내 경쟁사가 동시에 기술과 생태계를 확대하고 있다. 78
중국 내 논평은 대체로 이번 발표를 외부 제재가 자국 혁신과 경쟁을 촉진했다는 신호로 해석했다. 그러나 정책적 의미와 기술적 검증은 구분해야 한다. 실제 성능, 전력 효율, 비용, 수율, 신뢰성에 관한 독립 자료가 나오기 전까지는 LogicFolding을 ‘입증된 제조 혁명’이라기보다 야심찬 설계 가설이자 로드맵으로 보는 편이 정확하다. 12
미·중 AI 협력에 관한 중국의 공식·대중적 요구와 이번 발표를 직접 연결할 만한 단일하고 권위 있는 반응은 현재 자료만으로 확인되지 않는다. 이번 사건의 중심은 합의된 AI 협력 체계라기보다, 미국의 수출 통제 속에서 중국이 반도체와 AI 컴퓨팅의 자립 경로를 모색하는 기술 경쟁에 있다.
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화웨이는 2026년 5월 IEEE ISCAS에서 Tau(τ) Scaling Law와 3차원 회로 구조인 LogicFolding을 공개했다.
화웨이는 2026년 5월 IEEE ISCAS에서 Tau(τ) Scaling Law와 3차원 회로 구조인 LogicFolding을 공개했다. 화웨이가 말하는 2031년 ‘1.4나노미터급’은 실제 1.4나노미터 제조 노드가 아니라 트랜지스터 밀도에 관한 등가치다.
회로를 수직으로 쌓아 신호 경로를 짧게 만드는 방식은 EUV 의존도를 낮출 수 있지만, 발열·전력 공급·설계 자동화·수율 문제가 남아 있다.