랴오헝은 트랜지스터를 계속 줄이고 프로세서와 HBM을 키우는 기존 방식이 면적·전력·발열·연결·제조성의 한계에 부딪힐 수 있다고 주장했다. [2][3][42] 화웨이는 최첨단 노광 장비에만 의존하지 않고 칩과 시스템 내부의 신호·데이터 이동 시간을 줄이는 ‘타우(τ) 스케일링 법칙’을 대안으로 제시했다.
연구 답변

Create a landscape editorial hero image for this Studio Global article: What did Huawei Fellow and chief semiconductor scientist Liao Heng argue about the physical limits facing Western chipmakers such as Nvidia,. Article summary: Liao’s core claim was that the Western industry’s established route—ever smaller transistors, ever larger processors, and more attached memory—will eventually hit hard physical limits.. Topic tags: general web, ai, workflow, code, regulation. Style: premium digital editorial illustration, source-backed research mood, clean composition, high detail, modern web publication hero. Use reference image context only for broad subject, composition, and topical grounding; do not copy the exact image. Avoid: logos, brand marks, copyrighted characters, real person likenesses, fake screenshots, UI text, readable text, watermarks, charts with fake numbers, clickbait thumbna
화웨이 펠로이자 수석 반도체 과학자인 랴오헝의 주장은 간단히 말해 이렇다. 반도체 업계가 지금처럼 트랜지스터를 더 작게 만들고, 프로세서를 더 크게 설계하며, 주변에 고대역폭 메모리(HBM)를 더 많이 붙이는 방식만으로는 성능 향상을 영원히 이어갈 수 없다는 것이다. 화웨이는 대신 칩과 컴퓨팅 시스템 전체에서 신호와 데이터가 이동하는 시간을 줄여 성능과 집적도를 높이겠다는 방향을 내놓았다.
랴오헝은 엔비디아뿐 아니라 TSMC, 인텔, 삼성 등 주요 반도체 기업들이 트랜지스터를 계속 미세화하고 더 많은 소자를 집적하는 전략에서 결국 물리적 상한을 맞을 수 있다고 주장했다.
그가 예로 든 것은 엔비디아의 AI 가속기다. 엔비디아는 더 강력한 연산을 위해 칩 다이 또는 칩 패키지를 키우고, 여기에 HBM을 점점 더 많이 연결하는 방향으로 나아가고 있다. 하지만 칩과 메모리의 규모가 커질수록 사용할 수 있는 면적, 전력 소모, 발열, 칩 사이의 연결망, 생산 수율과 제조 가능성 문제가 함께 커진다. 랴오헝은 이 누적된 부담이 어느 순간 ‘눈사태’처럼 시스템 확장을 막을 수 있다고 본다.
다만 이는 랴오헝과 화웨이가 제시한 판단이다. 화웨이의 대안이 얼마나 새롭고 실제 성능에서 얼마나 큰 영향을 낼지는 전문가들 사이에서도 의견이 엇갈린다. 아직 업계의 확립된 합의로 볼 수는 없다.
화웨이는 미국의 제재로 ASML의 첨단 노광 장비를 비롯한 핵심 반도체 공급망에 접근하기 어려워졌다. 이에 따라 가장 최신 공정 노드로만 경쟁하는 전략은 화웨이에게 현실성이 크게 떨어졌다.
화웨이가 내놓은 해법은 최적화의 기준을 바꾸는 것이다. 트랜지스터의 크기와 간격을 줄이는 데만 집중하는 대신, 칩 내부와 칩 간, 나아가 전체 컴퓨팅 시스템에서 신호와 데이터가 얼마나 빠르게 이동하는지를 핵심 지표로 삼겠다는 구상이다.
‘타우(τ) 스케일링 법칙’은 무어의 법칙으로 대표되는 전통적인 기하학적 미세화의 대안으로 화웨이가 제안한 프레임워크다. 무어의 법칙이 트랜지스터 크기와 집적도에 주목했다면, 타우 스케일링은 칩과 시스템에서 신호가 이동하는 시간, 즉 전송 지연을 줄이는 데 초점을 맞춘다.
화웨이는 이를 통해 트랜지스터를 단순히 더 작게 만들지 않고도 유효 집적도와 시스템 성능을 높일 수 있다고 설명한다. 핵심은 소자 자체의 크기뿐 아니라 배선, 회로 구성, 데이터 흐름과 시스템 설계를 함께 최적화하는 데 있다.
로직폴딩(LogicFolding)은 타우 스케일링 법칙을 구현하기 위해 화웨이가 제시한 칩 아키텍처다. 트랜지스터 선폭을 계속 줄이는 대신 아키텍처와 시스템 설계를 활용해 회로의 실질적인 밀도와 성능을 높이는 것을 목표로 한다.
화웨이는 2026년 하반기에 출시할 예정인 기린 스마트폰 프로세서에 로직폴딩을 처음 적용하겠다고 밝혔다. 이후 업계 리서치 업체와 제품 분해 전문 업체가 실제 칩을 분석하면, 화웨이의 주장이 어느 정도 성능과 집적도 개선으로 이어졌는지 가늠할 첫 외부 검증이 이뤄질 수 있다.
랴오헝은 AI와 컴퓨팅 산업의 가치사슬을 ‘18층 보탑’에 비유했다. 이 모델은 원자재와 전자화학물질, 제조 장비에서 시작해 트랜지스터 공정, 패키징, 칩 아키텍처, 컴파일러와 소프트웨어, 알고리즘·모델·애플리케이션까지 이어지는 의존 구조를 세분화해 보여준다.
이는 엔비디아 최고경영자(CEO) 젠슨 황이 설명한 ‘5층 케이크’와 큰 틀에서는 비슷하다. 황의 모델은 에너지, 칩·컴퓨팅 인프라, 클라우드 데이터센터, AI 모델, 애플리케이션으로 AI 산업을 다섯 범주로 나눈다. 반면 랴오헝의 보탑 모델은 이 넓은 범주 아래에 있는 소재·장비·공정·패키징·소프트웨어 등 세부적인 산업과 기술의 연결고리를 더 촘촘하게 분해한다.
랴오헝의 시각에서 반도체 경쟁은 개별 칩 한 개의 성능만 겨루는 일이 아니다. 원재료와 장비부터 제조, 설계, 패키징, 컴파일러, 모델과 애플리케이션까지 여러 층이 맞물린 전체 생태계의 경쟁이다.
그가 제시한 정책적 결론은 미국과 중국이 각각 완결된 반도체 제조·공급 생태계를 갖춰야 한다는 방향이다. 수출 통제와 전략적 경쟁이 심화된 상황에서, 하나로 통합된 글로벌 공급망에 계속 접근할 수 있다고 전제하기 어렵다는 판단이다. 다만 제공된 자료는 화웨이가 중국 내 공급망 통합을 추진한다는 점은 뒷받침하지만, 랴오헝이 미국과 중국의 ‘두 개의 완전한 생태계’를 정확히 어떤 표현으로 주장했는지에 대해서는 직접적인 세부 정보가 제한적이다.
결국 타우 스케일링과 로직폴딩의 성패는 선언이 아니라 제품에서 판가름 난다. 2026년 하반기 기린 칩이 실제로 공개되고 외부 분석이 이뤄진 뒤에야, 화웨이가 반도체 미세화 경쟁을 우회할 실질적인 경로를 찾았는지 판단할 수 있을 전망이다.
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랴오헝은 트랜지스터를 계속 줄이고 프로세서와 HBM을 키우는 기존 방식이 면적·전력·발열·연결·제조성의 한계에 부딪힐 수 있다고 주장했다. [2][3][42]
랴오헝은 트랜지스터를 계속 줄이고 프로세서와 HBM을 키우는 기존 방식이 면적·전력·발열·연결·제조성의 한계에 부딪힐 수 있다고 주장했다. [2][3][42] 화웨이는 최첨단 노광 장비에만 의존하지 않고 칩과 시스템 내부의 신호·데이터 이동 시간을 줄이는 ‘타우(τ) 스케일링 법칙’을 대안으로 제시했다.
타우 기반 아키텍처인 로직폴딩은 2026년 하반기 출시 예정인 기린 스마트폰 칩에 처음 적용되며, 업계 연구·분해 업체의 검증이 첫 외부 시험대가 될 전망이다.