화웨이의 ‘타우 스케일링’, 트랜지스터 미세화의 한계를 넘는 새 경로인가

미세화 경쟁이 막다른 길에 가까워지자

반도체 업계는 오랫동안 트랜지스터를 더 작게 만들고 더 많이 집적하는 방식으로 성능을 높여왔다. 그러나 미세화가 원자 단위에 가까워질수록 제조 난도와 비용, 전력·발열 문제가 커진다. 여기에 미국의 수출 통제로 중국 기업이 ASML의 최첨단 극자외선(EUV) 노광 장비에 접근하기 어려워지면서, 화웨이는 기존의 ‘더 작게’라는 경쟁 공식에서 다른 출구를 찾고 있다.

화웨이가 지난 5월 제시한 **‘타우(τ) 스케일링 법칙’**은 성능 향상의 기준을 기하학적 미세화에서 시간 단축으로 옮기자는 구상이다. 즉 트랜지스터의 크기만 줄이는 대신 칩 안팎에서 신호와 데이터가 이동하고 작업이 조율되는 데 걸리는 시간을 줄이겠다는 뜻이다. 이 접근법은 중국의 첨단 노광 장비 의존도를 낮출 가능성이 있지만, 물리학이나 EUV 장비의 필요성을 없애는 것은 아니다. 실제로 기존 미세화와 다른 기술적 단절인지도 아직 입증되지 않았다.

타우 스케일링과 로직폴딩의 핵심

화웨이가 말하는 최적화 대상은 칩 내부 배선의 지연 시간, 메모리 접근, 데이터 이동, 여러 연산 장치 사이의 통신과 시스템 전체의 작업 조율이다. 이 구상을 구현하는 핵심 기술로 제시된 것이 **로직폴딩(LogicFolding)**이다. 로직·아날로그·메모리 회로를 더 촘촘하고 수직적으로 통합해 신호가 이동해야 하는 거리를 줄이는 방식으로 설명된다.

화웨이는 올 9월 타우 스케일링을 적용한 첫 스마트폰 칩을 선보일 예정이다. 이 칩은 화웨이의 접근법이 실제 제품에서 어느 정도 효과를 낼 수 있는지 가늠할 중요한 시험대가 된다.

다만 ‘9월 출시’ 자체가 기술력을 증명하는 것은 아니다. 업계 연구자와 분석가들이 확인해야 할 항목은 훨씬 많다.

• 실제 제조 공정과 수율
• CPU·GPU·NPU의 성능과 전력 소비
• 장시간 사용 시 발열과 지속 성능
• 패키징 및 메모리 구성
• 최고점 벤치마크가 아닌 실제 사용 환경에서의 처리 성능

결과가 긍정적이라면, 최첨단 제조 공정이 상대적으로 약하더라도 아키텍처와 집적 설계로 성능 격차를 일부 좁힐 수 있다는 의미가 된다. 그러나 그것이 화웨이가 EUV 노광을 대체했다거나 트랜지스터 미세화의 경제 법칙을 무너뜨렸다는 뜻은 아니다. 결국 발열 관리, 설계 자동화 도구, 제조 수율과 생산 규모가 함께 뒷받침돼야 한다.

‘5층 케이크’와 ‘18층 보탑’은 무엇이 다른가

엔비디아 최고경영자 젠슨 황은 AI 산업을 에너지 → 칩 → 컴퓨팅 인프라 → 클라우드·AI 모델 → 애플리케이션으로 이어지는 ‘5층 케이크’에 비유해 설명해왔다. 이 모델은 AI 산업이 전력과 하드웨어에서 출발해 인프라와 모델을 거쳐 최종 서비스와 경제적 가치로 이어지는 큰 흐름을 보여주는 산업 지도에 가깝다.

화웨이 반도체 수석과학자 랴오헝은 여기에 **‘18층 보탑’**이라는 보다 세분화된 관점을 제시했다. 이 모델은 이론·에너지·광물·원재료·실리콘에서 시작해 트랜지스터와 공정 설계, 웨이퍼 제조, 노광 장비, 첨단 패키징으로 이어진다. 그 위에는 칩 아키텍처, 컴파일러와 런타임, 연산자 분할, 양자화가 놓이고, 최상위에는 AI 훈련, 기반 모델, 에이전트, 제품과 애플리케이션이 배치된다.

따라서 두 모델은 서로 완전히 다른 산업을 말하는 것이 아니다. 황의 모델이 산업 전체의 가치 흐름을 압축한 상위 개념이라면, 랴오의 보탑은 ‘칩’, ‘인프라’, ‘모델’이라는 큰 단어 안에 숨어 있는 세부 기술과 생산 의존관계를 드러내는 하향식이 아닌 공학적 지도다.