화웨이 반도체 수석 과학자 "엔비디아, 곧 물리적 한계에 직면…트랜지스터 축소 경쟁은 끝났다"

• 물리적 한계의 '눈사태': 그는 트랜지스터를 계속 축소하고 더 많은 HBM(고대역폭 메모리)을 점점 더 큰 칩에 탑재하는 것이 물리적으로, 경제적으로 불가능해지는 '눈사태(avalanche)'가 임박했다고 설명했습니다.
• 무어의 법칙의 경제적 종말: 리어헝은 무어의 법칙의 경제적 혜택, 즉 트랜지스터당 비용 감소는 16nm와 7nm 공정에서 사실상 끝났다고 밝혔습니다. 현재 남은 것은 성능과 에너지 효율성 향상뿐이지만, 그것조차 점점 줄어들고 있습니다.
• 엔비디아의 취약성: 그는 특히 엔비디아의 전략—거대한 모놀리식 다이에 HBM을 빽빽이 채워 AI 성능을 높이는 방식—이 이러한 물리적 제약에 가장 먼저 직면할 것이라고 경고했습니다. "더 많은 컴퓨팅 다이와 더 높은 대역폭 메모리를 계속 추가하여 규모를 확장하는 것은 지속 불가능해지고 있습니다"라고 그는 말했습니다.

대안: 타우 스케일링 법칙과 로직폴딩

화웨이의 대안은 2026년 5월 공식 발표되었고, 리어헝이 7월 인터뷰에서 추가로 설명했습니다.

• 타우 스케일링 법칙: 무어의 법칙을 대체하기 위한 화웨이의 제안입니다. 트랜지스터 크기(나노미터)로 진보를 측정하는 대신, 타우 스케일링 법칙은 컴퓨팅 스택 전체의 신호 전송 시간(τ, 타우) 을 최적화하는 것을 목표로 합니다. 목표는 피처 크기를 줄이는 것이 아니라 데이터 이동 지연 시간을 최소화하는 것입니다.
• 로직폴딩(LogicFolding) 아키텍처: 타우 법칙의 하드웨어 구현체입니다. 로직폴딩은 동일한 다이 내에서 로직 회로를 수직으로 쌓는 3D 형태의 칩 설계 기술입니다.
• 핵심 주장—53.5% 집적도 향상: 화웨이는 로직폴딩을 통해 기존의 접근 가능한 리소그래피 노드(즉, 미국 제재로 접근할 수 없는 EUV 장비 없이)에서도 53.5% 더 높은 트랜지스터 밀도를 달성할 수 있다고 주장합니다.
• '1.4nm급' 로드맵: 화웨이는 2031년까지 이 설계 방법론을 통해 '1.4nm급' 칩을 생산하는 것을 공개 목표로 설정했습니다. 이는 공정 미세화가 아닌 아키텍처 혁신을 통해 EUV 규제를 우회할 수 있다는 주장입니다.

전략적·지정학적 맥락

이러한 주장들은 미·중 기술 패권 경쟁 속 화웨이의 위치와 분리하여 생각할 수 없습니다.

• 제재 돌파 서사: 타우 스케일링 법칙과 로직폴딩은 첨단 서방 리소그래피 장비(ASML의 EUV 스캐너)나 TSMC와 같은 선단 파운드리에 접근할 수 없는 상황(미국 수출 통제로 인해)에서 첨단 칩을 만드는 돌파구로 명확히 제시되고 있습니다.
• 시스템 수준 경쟁: 리어헝은 화웨이가 단일 카드 성능에서 엔비디아와의 '스펙 전쟁'에서 이길 수 없다는 점을 인정했습니다. 대신, 그는 미래는 시스템 수준의 성능—화웨이의 풀스택 소프트웨어(CANN, MindSpore)와 대규모 클러스터 네트워킹을 활용하여 개별 칩의 단점을 보완하는 방식—에 달려 있다고 주장했습니다.
• 심리적·선전적 가치: 이 인터뷰는 최고 화웨이 칩 설계자의 드문 공개 등장이었습니다. 서방의 현재 우위를 '막다른 길'로, 화웨이의 제약된 길을 '미래'로 제시하는 것은 기술적 주장임과 동시에 중국 국내 반도체 생태계를 위한 사기 진작 서사이기도 합니다.
• 외부의 회의론: 로이터 등 여러 매체는 이 접근법이 참신하지만, 대규모로 입증되지는 않았다고 지적했습니다. 로직폴딩이 실제 성능에서 엔비디아의 차세대 아키텍처와 동등한 수준을 제공할 수 있을지는 미지수이며, 일부 분석가들은 이를 진정한 혁신이라기보다는 우회책으로 보고 있습니다.