ASML 없이 TSMC를 위협할까? 화웨이 '로직폴딩'의 허와 실

2026년 5월 25일, 상하이에서 열린 IEEE 국제 회로 및 시스템 심포지엄(ISCAS)에서 화웨이의 반도체 수장 허 팅보가 등장했다. 그녀가 꺼내든 청사진은 지금까지와 완전히 다른 길을 제시했다. “ASML의 극자외선(EUV) 노광 장비 없이도 1.4nm급 칩을 만들 수 있다.” 이 도전적인 비전의 핵심에는 새로운 타우(τ) 스케일링 법칙과 로직폴딩(LogicFolding) 아키텍처가 있다 . 업계는 발표 직후 격렬한 논쟁에 휩싸였고, 엔비디아의 젠슨 황(Jensen Huang) CEO는 상반된 평가를 연이어 내놓으며 논란에 불을 지폈다.

무어의 법칙을 넘어서: 신호 속도의 '타우(τ)'를 잡아라

무어의 법칙이 트랜지스터를 끊임없이 미세하게 쪼개 평평한 실리콘 위에 더 많이 집적하는 싸움이었다면, 타우 스케일링 법칙은 전혀 다른 잣대를 들이민다. 목표는 공간이 아니라 시간, 즉 칩 내부에서 신호가 이동하는 데 걸리는 시간(τ)을 최소화하는 것이다 .

트랜지스터, 배선, 패키징, 시스템 설계까지 통합적으로 최적화함으로써, 더 미세한 회로 선폭 없이도 실질적인 성능 밀도와 전력 효율을 대폭 끌어올리겠다는 계산이다 . 현대 반도체의 병목 현상이 단순한 트랜지스터 개수보다 데이터 이동 속도에서 발생한다는 점에 착안한, 치밀한 우회 전략인 셈이다 .

로직폴딩: 3차원으로 우회하는 EUV 없는 길

'로직폴딩'은 타우 스케일링을 실제 칩으로 구현하는 구체적인 아키텍처다. 기존에는 평평한 한 면에 회로를 배치했다면, 로직폴딩은 이 회로를 수직으로 2~3겹 쌓는 방식이다 . 여기에는 두 가지 핵심 효과가 있다.

1. 배선 거리의 혁신적인 단축: 회로가 3차원으로 쌓이면 전기 신호가 이동해야 할 물리적 거리가 극적으로 짧아진다. 이는 신호 지연의 주범인 저항(R)과 커패시턴스(C) 부하를 줄여 칩의 동작 속도와 전력 효율을 동시에 개선한다 .
2. 미세 공정 없이 집적도 향상: 화웨이에 따르면 이 적층 방식만으로도 트랜지스터 집적도를 약 55% 올릴 수 있다. EUV 장비 같은 서브 원자 단위의 정밀함은 필요하지 않다 .

여기서 가장 중요한 지점은, 이 모든 집적도 향상이 미국 수출 규제 대상이 아닌 심자외선(DUV) 장비로 만든 성숙한 7nm급 공정에서 이뤄진다는 것이다. 화웨이는 중국 SMIC를 통해 이를 생산하며, 이미 지난 6년간 381개의 칩 모델을 유사한 최적화 기술로 양산해 왔다고 밝혔다 .

2026년 기린 칩부터 2031년 1.4nm까지: 구체적인 로드맵

화웨이는 막연한 비전 발표에 그치지 않고, 구체적인 2단계 로드맵을 제시했다.

• 2026년 하반기: 첫 번째 상용 로직폴딩 칩이 메이트 90 시리즈에 탑재될 기린(Kirin) SoC에 적용된다. 2층 구조로 설계되며, 예상되는 트랜지스터 집적도는 2억 3,800만 MTr/mm²로, 이는 TSMC의 3nm급 공정에 필적하는 수준이다 . 초기 성능 지표로는 3.1GHz의 최대 클럭 속도와 40% 향상된 고성능 코어 효율을 주장하고 있다 .
• 2031년: 로직폴딩을 3층 구조로 확장해, TSMC가 2028년에 도달할 것으로 예상되는 1.4nm급 공정에 상응하는 트랜지스터 밀도를 달성하겠다는 계획이다 .

젠슨 황의 엇갈린 평가: 경계와 일축 사이

엔비디아 CEO 젠슨 황의 반응은 시기에 따라 상반되며 복잡한 속내를 드러냈다.

ISCAS 컨퍼런스 직전, CNBC와의 인터뷰에서 그는 미국의 수출 규제로 인해 엔비디아가 경쟁하는 것이 불가능해졌다며, **“중국 AI 칩 시장을 화웨이에 실질적으로 넘겨줬다”**고 인정했다 .

로직폴딩이 TSMC의 파운드리 리더십에 위협이 될지를 묻는 말에는, 처음에는 날선 반응이 나왔다. 초기 보도에 따르면, 황 CEO는 화웨이가 성숙한 7nm 공정으로 경쟁력 있는 AI 성능을 내는 것이 최첨단 공정에 의존하는 기존 비즈니스 모델에 **“심각한 위협”**이라는 견해를 비공식적으로 밝혔다 .

그러나 5월 29일 타이페이에서 기자들에게 밝힌 공식 입장은 더 담담했다. “이것은 화웨이에게는 획기적인 일이지만, TSMC에게 위협은 아닙니다. TSMC는 다이 적층과 3D 패키징을 얼마나 오래 해왔습니까? 거의 10년입니다. TSMC의 기술은 매우 발전해 있습니다.”

냉정한 현실: 과대망상을 가르는 3가지 조건

전략적 도전 그 자체만으로도 의미를 갖지만, 화웨이의 비전이 현실이 되기까지는 넘어야 할 산이 많다.

• 검증되지 않은 주장: 화웨이가 발표한 55% 집적도 향상은 내부 수치일 뿐, 테크인사이트(TechInsights) 같은 제3자 분석 기관의 교차 검증을 거치지 않았다 . 화웨이는 물리적 1.4nm 공정이 아니라, 3차원 설계로 만든 **“1.4nm 등가 밀도”**를 말하고 있다.
• 숙명적인 열과 수율 문제: 로직 회로가 수직으로 겹겹이 쌓이면 좁은 공간에 발열이 극심해지고, 여러 층에 걸쳐 결함 없이 제조하는 일은 까다롭기 짝이 없다. 업계 분석가들은 이러한 물리적 걸림돌이 대규모 상용화의 발목을 잡을 수 있다고 경고한다 .
• ‘등가 밀도’의 미묘한 함정: 최첨단 공정에서 깎아낸 단일 칩과, 적층으로 부피를 키운 칩을 같은 잣대로 비교하기는 어렵다. 전력, 발열, 원가 측면에서 실제 경쟁력이 있을지는 지켜봐야 한다 .

화웨이는 결국 트랜지스터 미세화 경쟁에서 벗어나, 지능적인 3D 설계로 승부를 보겠다는 포스트-무어 법칙 시대의 새로운 플레이북을 제시했다. 2026년 출시될 기린 칩이 첫 시험대가 될 것이며, 2031년의 궁극적인 목표는 로직 3D 적층 기술의 물리적 극한을 얼마나 극복해내느냐에 달려 있다.