화웨이가 공개한 Kirin 2026의 핵심 메시지는 ‘수직 적층만 하면 칩이 저절로 시원해진다’는 것이 아니다. LogicFolding으로 신호 경로와 클록 분배망을 줄여, 같은 일을 하는 데 필요한 전력을 낮출 수 있었다는 주장이다.

허팅보 화웨이 반도체 사업 책임자의 프리프린트에 담긴 수치는 이 주장을 뒷받침하는 회사 측 실측 결과다. 하지만 독립 기관의 패키지 단위 열 검증이나 장시간 실사용 환경 전반에 대한 검증으로 보기는 어렵다.14

먼저 숫자로 보는 Kirin 2026

화웨이는 이전 평면형 설계와 비교해 Kirin 2026의 트랜지스터 밀도가 약 1mm²당 1억 5,500만 개에서 2억 3,800만 개로, 약 55% 증가했다고 밝혔다. 그런데 같은 성능 조건에서 주요 블록의 전력은 오히려 다음과 같이 낮아졌다고 보고했다.12

• NPU: 66% 감소
• GPU: 58% 감소
• CPU 고성능 코어: 41% 감소

이 결과는 ‘3D 로직은 밀도가 높아지니 반드시 더 뜨거워진다’는 단정에 반론을 제기한다. 같은 작업을 더 적은 전력으로 처리했다면, 해당 작동 지점에서 외부로 방출해야 할 총 열도 줄어들 가능성이 있기 때문이다.

다만 이는 모든 부하, 모든 패키지, 모든 온도 조건에서 더 낮은 온도를 보장한다는 뜻은 아니다. 특히 전체 전력과 단위 면적당 전력인 전력 밀도는 구분해서 봐야 한다.16

NPU가 가장 큰 폭의 개선을 보인 배경

화웨이에 따르면 Kirin 2026 NPU는 동일한 29 TOPS 성능에서 클록 주파수를 63% 낮출 수 있었고, 동작 전압도 0.85V에서 0.55V로 낮췄다. 이에 따라 전력 밀도는 약 73% 감소했다. 반대로 성능을 우선하는 작동 지점에서는 최대 70 TOPS까지 낼 수 있다고 제시했다.120

원리는 비교적 명확하다. 신호가 이동하는 핵심 경로가 짧아지면 타이밍 여유가 생긴다. 설계자는 그 여유를 이용해 같은 처리량을 더 낮은 주파수와 전압에서 구현할 수 있다. 동적 전력은 전압과 주파수에 크게 좌우되므로, 두 값을 함께 낮추면 전력 절감 폭이 커질 수 있다.

다만 70 TOPS 수치는 반대 선택지도 보여준다. 확보한 타이밍 여유를 저전력 대신 더 높은 동작 속도에 쓸 수도 있다는 뜻이다. 즉, τ 스케일링은 자동 절전 법칙이 아니라 전력과 성능 사이의 선택지를 넓히는 설계 접근법에 가깝다.

GPU와 CPU의 절감 폭이 다른 이유

GPU는 동일한 61fps를 유지하면서 약 200mV 낮은 전압으로 동작했고, 동급 성능 기준 전력은 58% 줄었다고 화웨이는 밝혔다.321

NPU와 GPU는 병렬성이 높고 데이터 이동과 클록 분배 비중이 큰 블록이다. 따라서 긴 배선 일부를 짧은 수직 연결로 바꾸는 물리 설계의 이득을 크게 받을 가능성이 있다. 반면 CPU 고성능 코어는 제어 흐름, 캐시, 지연시간 제약, 순차 의존성이 더 복잡하다. 이 때문에 CPU의 절감 폭이 41%로 상대적으로 작았다는 해석은 기술적으로는 타당하다.

다만 이는 화웨이 측 측정값을 바탕으로 한 공학적 해석일 뿐, 블록별 차이의 원인을 독립적으로 인과 검증한 결과는 아니다.1

LogicFolding은 무엇을 바꾸나

LogicFolding은 원래 평면에 배치하던 회로 일부를 여러 활성 수직 층으로 나누고, 이를 하이브리드 본딩으로 연결하는 방식이다. 목표는 긴 수평 배선을 짧은 수직 연결로 바꾸는 것이다.

화웨이는 τ를 핵심 경로에서의 신호 전파 시간으로 정의하고, LogicFolding을 이 지연을 압축하는 방법으로 설명한다.14

논문에서 제시된 수치에 따르면 접힌 경로의 배선 길이는 통상 20%, 핵심 경로에서는 최대 70% 줄었다. 한 블록에서는 클록 배선 길이가 28% 감소했고, 클록 버퍼 수는 약 4만 3,600개에서 1만 9,000개로 줄었다.1

이 변화가 중요한 이유는 속도만이 아니다. 배선과 버퍼가 줄면 충전·방전해야 하는 커패시턴스도 줄어들 수 있다. 다시 말해 인터커넥트와 클록 분배에 드는 에너지가 낮아지고, 그만큼 전압 인하나 전력 절감의 여지가 생긴다는 것이 화웨이의 논리다.

화웨이 측 자료에서 언급된 1.5μm 하이브리드 본딩 피치와 약 5,000만 개 수직 연결은 단순히 별도 다이를 포개는 수준이 아니라 매우 촘촘한 연결을 지향한다는 점을 시사한다. 향후 피치를 더 줄이면 더 많은 연결을 수직으로 옮길 수 있겠지만, 제조 정렬 정밀도와 수율, 비용, 열 설계의 난도도 함께 높아진다.14

DSP가 보여준 결정적 예외: 전력은 줄어도 열 집중은 커질 수 있다

낙관론에 가장 큰 단서를 다는 사례는 DSP다. 초기 폴디드 DSP는 같은 작업에서 총전력을 25% 줄였지만, 면적 축소 폭이 더 커지면서 전력 밀도는 오히려 24% 증가했다고 보고됐다.2022

이는 두 개념이 다르다는 점을 분명히 한다.

• 총전력: 블록이 소비하는 전체 와트(W)
• 전력 밀도: 일정 면적에 집중되는 전력, 즉 W/mm²

국부 발열과 핫스폿에는 후자가 특히 중요하다. 전체 소비전력이 낮아졌더라도 더 작은 면적에 열이 몰리면 냉각과 신뢰성 측면의 부담은 커질 수 있다.

화웨이는 후속 Kirin 2027 DSP에서 전력을 47% 낮추고 전력 밀도도 평면형 기준 아래로 낮추는 방향을 제시했다. 그러나 이는 Kirin 2026의 성과를 입증하는 자료가 아니라 후속 설계의 목표 또는 보고된 결과로 분리해 봐야 한다.2025

이 데이터가 입증하는 것과 입증하지 않는 것

Kirin 2026의 수치는 특정 구현과 특정 동급 성능 워크로드에서, 배선 구조를 재배치하는 방식이 더 높은 집적도와 더 낮은 전력을 함께 달성할 수 있음을 시사한다. 새로운 미세공정 노드로 즉시 이동하지 않고도, 연결 구조와 물리 설계에서 포스트 무어 시대의 개선 여지를 찾을 수 있다는 주장에는 근거가 생긴 셈이다.14

그러나 이 데이터만으로 다음까지 결론 내릴 수는 없다.

• 모든 3D 로직 적층이 전력을 줄이거나 더 낮은 온도를 보장한다는 것
• 블록 단위 전력 감소가 패키지 전체의 열 특성 개선을 뜻한다는 것
• 장시간 고부하, 다른 주변 온도, 다른 주파수 정책에서도 같은 이점이 유지된다는 것
• 더 미세한 본딩 피치로 확장해도 수율과 비용이 수용 가능한 수준이라는 것

남은 과제도 적지 않다. 웨이퍼 휨(warpage), 층간 정렬 정밀도, 더 미세한 본딩 피치에서의 결함과 수율, 전력 공급, 신호 무결성, 그리고 열·전기·물리 제약을 함께 최적화하는 EDA 도구가 모두 중요하다.

결론적으로 Kirin 2026은 3D 집적이 열 문제를 필연적으로 악화시킨다는 주장에 대한 흥미로운 반례다. 다만 이는 열 문제가 해결됐다는 최종 판정이 아니라, 짧아진 신호 경로를 전력 효율로 전환할 수 있음을 보여주는 초기 실증에 가깝다.16

화웨이가 공개한 Kirin 2026의 핵심 메시지는 ‘수직 적층만 하면 칩이 저절로 시원해진다’는 것이 아니다. LogicFolding으로 신호 경로와 클록 분배망을 줄여, 같은 일을 하는 데 필요한 전력을 낮출 수 있었다는 주장이다.

허팅보 화웨이 반도체 사업 책임자의 프리프린트에 담긴 수치는 이 주장을 뒷받침하는 회사 측 실측 결과다. 하지만 독립 기관의 패키지 단위 열 검증이나 장시간 실사용 환경 전반에 대한 검증으로 보기는 어렵다.14

먼저 숫자로 보는 Kirin 2026

화웨이는 이전 평면형 설계와 비교해 Kirin 2026의 트랜지스터 밀도가 약 1mm²당 1억 5,500만 개에서 2억 3,800만 개로, 약 55% 증가했다고 밝혔다. 그런데 같은 성능 조건에서 주요 블록의 전력은 오히려 다음과 같이 낮아졌다고 보고했다.12

• NPU: 66% 감소
• GPU: 58% 감소
• CPU 고성능 코어: 41% 감소

이 결과는 ‘3D 로직은 밀도가 높아지니 반드시 더 뜨거워진다’는 단정에 반론을 제기한다. 같은 작업을 더 적은 전력으로 처리했다면, 해당 작동 지점에서 외부로 방출해야 할 총 열도 줄어들 가능성이 있기 때문이다.

다만 이는 모든 부하, 모든 패키지, 모든 온도 조건에서 더 낮은 온도를 보장한다는 뜻은 아니다. 특히 전체 전력과 단위 면적당 전력인 전력 밀도는 구분해서 봐야 한다.16

NPU가 가장 큰 폭의 개선을 보인 배경

화웨이에 따르면 Kirin 2026 NPU는 동일한 29 TOPS 성능에서 클록 주파수를 63% 낮출 수 있었고, 동작 전압도 0.85V에서 0.55V로 낮췄다. 이에 따라 전력 밀도는 약 73% 감소했다. 반대로 성능을 우선하는 작동 지점에서는 최대 70 TOPS까지 낼 수 있다고 제시했다.120

원리는 비교적 명확하다. 신호가 이동하는 핵심 경로가 짧아지면 타이밍 여유가 생긴다. 설계자는 그 여유를 이용해 같은 처리량을 더 낮은 주파수와 전압에서 구현할 수 있다. 동적 전력은 전압과 주파수에 크게 좌우되므로, 두 값을 함께 낮추면 전력 절감 폭이 커질 수 있다.

다만 70 TOPS 수치는 반대 선택지도 보여준다. 확보한 타이밍 여유를 저전력 대신 더 높은 동작 속도에 쓸 수도 있다는 뜻이다. 즉, τ 스케일링은 자동 절전 법칙이 아니라 전력과 성능 사이의 선택지를 넓히는 설계 접근법에 가깝다.

GPU와 CPU의 절감 폭이 다른 이유

GPU는 동일한 61fps를 유지하면서 약 200mV 낮은 전압으로 동작했고, 동급 성능 기준 전력은 58% 줄었다고 화웨이는 밝혔다.321

NPU와 GPU는 병렬성이 높고 데이터 이동과 클록 분배 비중이 큰 블록이다. 따라서 긴 배선 일부를 짧은 수직 연결로 바꾸는 물리 설계의 이득을 크게 받을 가능성이 있다. 반면 CPU 고성능 코어는 제어 흐름, 캐시, 지연시간 제약, 순차 의존성이 더 복잡하다. 이 때문에 CPU의 절감 폭이 41%로 상대적으로 작았다는 해석은 기술적으로는 타당하다.

다만 이는 화웨이 측 측정값을 바탕으로 한 공학적 해석일 뿐, 블록별 차이의 원인을 독립적으로 인과 검증한 결과는 아니다.1

LogicFolding은 무엇을 바꾸나

LogicFolding은 원래 평면에 배치하던 회로 일부를 여러 활성 수직 층으로 나누고, 이를 하이브리드 본딩으로 연결하는 방식이다. 목표는 긴 수평 배선을 짧은 수직 연결로 바꾸는 것이다.

화웨이는 τ를 핵심 경로에서의 신호 전파 시간으로 정의하고, LogicFolding을 이 지연을 압축하는 방법으로 설명한다.14

논문에서 제시된 수치에 따르면 접힌 경로의 배선 길이는 통상 20%, 핵심 경로에서는 최대 70% 줄었다. 한 블록에서는 클록 배선 길이가 28% 감소했고, 클록 버퍼 수는 약 4만 3,600개에서 1만 9,000개로 줄었다.1

이 변화가 중요한 이유는 속도만이 아니다. 배선과 버퍼가 줄면 충전·방전해야 하는 커패시턴스도 줄어들 수 있다. 다시 말해 인터커넥트와 클록 분배에 드는 에너지가 낮아지고, 그만큼 전압 인하나 전력 절감의 여지가 생긴다는 것이 화웨이의 논리다.

화웨이 측 자료에서 언급된 1.5μm 하이브리드 본딩 피치와 약 5,000만 개 수직 연결은 단순히 별도 다이를 포개는 수준이 아니라 매우 촘촘한 연결을 지향한다는 점을 시사한다. 향후 피치를 더 줄이면 더 많은 연결을 수직으로 옮길 수 있겠지만, 제조 정렬 정밀도와 수율, 비용, 열 설계의 난도도 함께 높아진다.14

DSP가 보여준 결정적 예외: 전력은 줄어도 열 집중은 커질 수 있다

낙관론에 가장 큰 단서를 다는 사례는 DSP다. 초기 폴디드 DSP는 같은 작업에서 총전력을 25% 줄였지만, 면적 축소 폭이 더 커지면서 전력 밀도는 오히려 24% 증가했다고 보고됐다.2022

이는 두 개념이 다르다는 점을 분명히 한다.

• 총전력: 블록이 소비하는 전체 와트(W)
• 전력 밀도: 일정 면적에 집중되는 전력, 즉 W/mm²

국부 발열과 핫스폿에는 후자가 특히 중요하다. 전체 소비전력이 낮아졌더라도 더 작은 면적에 열이 몰리면 냉각과 신뢰성 측면의 부담은 커질 수 있다.

화웨이는 후속 Kirin 2027 DSP에서 전력을 47% 낮추고 전력 밀도도 평면형 기준 아래로 낮추는 방향을 제시했다. 그러나 이는 Kirin 2026의 성과를 입증하는 자료가 아니라 후속 설계의 목표 또는 보고된 결과로 분리해 봐야 한다.2025

이 데이터가 입증하는 것과 입증하지 않는 것

Kirin 2026의 수치는 특정 구현과 특정 동급 성능 워크로드에서, 배선 구조를 재배치하는 방식이 더 높은 집적도와 더 낮은 전력을 함께 달성할 수 있음을 시사한다. 새로운 미세공정 노드로 즉시 이동하지 않고도, 연결 구조와 물리 설계에서 포스트 무어 시대의 개선 여지를 찾을 수 있다는 주장에는 근거가 생긴 셈이다.14

그러나 이 데이터만으로 다음까지 결론 내릴 수는 없다.

• 모든 3D 로직 적층이 전력을 줄이거나 더 낮은 온도를 보장한다는 것
• 블록 단위 전력 감소가 패키지 전체의 열 특성 개선을 뜻한다는 것
• 장시간 고부하, 다른 주변 온도, 다른 주파수 정책에서도 같은 이점이 유지된다는 것
• 더 미세한 본딩 피치로 확장해도 수율과 비용이 수용 가능한 수준이라는 것

남은 과제도 적지 않다. 웨이퍼 휨(warpage), 층간 정렬 정밀도, 더 미세한 본딩 피치에서의 결함과 수율, 전력 공급, 신호 무결성, 그리고 열·전기·물리 제약을 함께 최적화하는 EDA 도구가 모두 중요하다.

결론적으로 Kirin 2026은 3D 집적이 열 문제를 필연적으로 악화시킨다는 주장에 대한 흥미로운 반례다. 다만 이는 열 문제가 해결됐다는 최종 판정이 아니라, 짧아진 신호 경로를 전력 효율로 전환할 수 있음을 보여주는 초기 실증에 가깝다.16