What recent breakthrough did ASML, TSMC, and Imec achieve together in 2D material transistor integration on 300mm wafers, which device typesA conceptual view of 2D-material transistors fabricated on a standard 300mm wafer at 50nm pitch, achieved by ASML, TSMC, and Imec in June 2026.
AI プロンプト
Create a landscape editorial hero image for this Studio Global article: What recent breakthrough did ASML, TSMC, and Imec achieve together in 2D material transistor integration on 300mm wafers, which device types. Article summary: In **June 2026**, at the IEEE/JSAP Symposium on VLSI Technology and Circuits, imec, ASML, and TSMC presented a first demonstration of scaled **2D-material-based n-type and p-type FETs** integrated on **standard 300mm waf. Topic tags: general, general web, user generated. Reference image context from search candidates: Reference image 1: visual subject "Imec, ASML, and TSMC have demonstrated nFET and pFET 2D-material devices at 50nm contacted poly pitch on 300mm wafers. The process uses" source context "Imec advances 300mm 2D transistor integration | IN Electronics & Design" Reference image 2: visual subject "Novel 300mm integration approach for 2D-material base
その距離が、今回、大幅に縮まりました。2026年6月、IEEE/JSAP Symposium on VLSI Technology and Circuitsにおいて、imec、ASML、TSMCの共同研究チームは、2次元チャネル材料を用いたn型およびp型電界効果トランジスタ（FET）を、わずか50nmのコンタクトゲートピッチ（CPP）で300mmウェハ上に完全集積した、初めてのデモンストレーションを発表しました 。
What recent breakthrough did ASML, TSMC, and Imec achieve together in 2D material transistor integration on 300mm wafers, which device typesA conceptual view of 2D-material transistors fabricated on a standard 300mm wafer at 50nm pitch, achieved by ASML, TSMC, and Imec in June 2026.
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その距離が、今回、大幅に縮まりました。2026年6月、IEEE/JSAP Symposium on VLSI Technology and Circuitsにおいて、imec、ASML、TSMCの共同研究チームは、2次元チャネル材料を用いたn型およびp型電界効果トランジスタ（FET）を、わずか50nmのコンタクトゲートピッチ（CPP）で300mmウェハ上に完全集積した、初めてのデモンストレーションを発表しました 。
このブレークスルーは、2026年のVLSIシンポジウムにおいて、「First EUV–enabled Integration Route for 50nm Pitch N and PMOS Transistors with 2D Materials Channel from a 300mm Fab（300mm工場からの50nmピッチN型およびP型2次元材料チャネルトランジスタのための、初のEUV対応集積ルート）」と題された論文T1.3として公開されました 。デバイス特性は有望ですが、これは依然として研究段階のデモンストレーションであり、商用製品ではありません。より厳しいピッチでの性能と信頼性の証明が必要であり、将来のノード向けの2次元材料スタックを何にするかについても、業界はまだ標準化の途上にあります。
このブレークスルーは、2026年のVLSIシンポジウムにおいて、「First EUV–enabled Integration Route for 50nm Pitch N and PMOS Transistors with 2D Materials Channel from a 300mm Fab（300mm工場からの50nmピッチN型およびP型2次元材料チャネルトランジスタのための、初のEUV対応集積ルート）」と題された論文T1.3として公開されました 。デバイス特性は有望ですが、これは依然として研究段階のデモンストレーションであり、商用製品ではありません。より厳しいピッチでの性能と信頼性の証明が必要であり、将来のノード向けの2次元材料スタックを何にするかについても、業界はまだ標準化の途上にあります。
