半導体に新章、原子レベルの「2Dトランジスタ」がついに工場へ：ASML、TSMC、imecが300mmウェハで50nmピッチ集積に成功

何年もの間、半導体業界は、シリコンの物理的限界を超えてロジックトランジスタの微細化を続けるための有望な道として、2次元材料（物質を原子わずか数層分の厚さにまで薄くしたもの）に注目してきました。問題は常に、その製造方法でした。この繊細な材料を、先端シリコンに匹敵する寸法で、標準的な300mmウェハ上で動作させることは、遠い目標のように思われていたのです。

その距離が、今回、大幅に縮まりました。2026年6月、IEEE/JSAP Symposium on VLSI Technology and Circuitsにおいて、imec、ASML、TSMCの共同研究チームは、2次元チャネル材料を用いたn型およびp型電界効果トランジスタ（FET）を、わずか50nmのコンタクトゲートピッチ（CPP）で300mmウェハ上に完全集積した、初めてのデモンストレーションを発表しました 。

これは単なる実験室での成果ではありません。相補型（n型とp型の両方）の2次元トランジスタが、学術的な好奇心から工業生産への入り口と広く見なされているピッチで、実生産サイズのウェハ上に一緒に製造された初めてのケースなのです 。

一体、何を作り上げたのか？

研究チームは、原子レベルの薄さを持つ異なるチャネル材料を用いて、二つの相補的なデバイスを実証しました 。

• n型FET：チャネル材料として二硫化モリブデン（MoS₂） を使用。
• p型FET：チャネル材料として二硫化タングステン（WS₂） または二セレン化タングステン（WSe₂） を使用。

これらのデバイスはすべて、後工程と互換性のある拡張性の高い集積フローを用いて、同一の300mmシリコンウェハ上に作製されました 。特にタングステン系のp型FET材料の選択は注目に値します。imecは以前、2025年のIEDMで、単層WSe₂を用いたp型FETにおいて、最大690µA/µmという記録的な駆動電流を達成したと報告していたからです 。

鍵となる数字：50nmコンタクトゲートピッチ（CPP）

主要な指標は、n型、p型両方のFETデバイスで達成された50nmのCPPです 。チップ製造において、コンタクトゲートピッチはトランジスタの集積度を示す最も重要な尺度の一つであり、ロジックプロセスをどれだけ積極的に微細化できるかの直接的な指標となります。

これを大局的に見ると、現在の最先端シリコンノードは50nm以下のピッチで動作しています。2次元材料トランジスタを300mmウェハ上で50nm CPPで実証したことは、これらの特殊な材料が、小さな研究サンプルだけでなく、大量生産工場で使われるのと同じウェハ形式で、シリコンと同格に戦えることを証明したのです 。

1つの集積フローに込められた3つのマイルストーン

今回の共同研究は、過去の2次元材料研究からの明確な進歩を示す、3つの具体的かつ測定可能な成果を達成しました 。

1. 300mmウェハ上で、50nm CPPの微細化されたn型およびp型FETデバイスを世界で初めて実現。
2. 両方の極性のトランジスタが、ゲート電圧ゼロ（Vg=0V）において極めて低いオフ電流（Ioff）を示した。
3. WSe₂チャネルを用いたp型FETの性能が、記録的な実験室レベルのデバイス性能に迫り、集積化アプローチが材料の品質を損なわないことを実証した。

さらに、このCMOSライクな集積手法により、ウェハ全体で最大94%のトランジスタが正常に動作し（Imax/Imin > 10⁵と定義）、このプロセスが堅牢かつ安定していることが確認されました 。

これを可能にしたプロセス技術

研究室から工場への飛躍を可能にしたものは何でしょうか？ 共同研究チームは、トランジスタのチャネルに使用される2次元材料の一種である遷移金属ダイカルコゲナイド（TMD）向けに特別に設計された、新しい集積アプローチを開発しました 。このフローには、産業化に不可欠ないくつかの重要なプロセスモジュールが含まれています 。

• 50nmピッチに必要な微細なパターンを描くためのEUV（極端紫外線）リソグラフィ。
• ウェハ全面に対応したTMD材料の転写技術。
• ゲートスタックのためのHigh-k（高誘電率）絶縁膜の集積化。
• チャネル分離技術と高度なCMP（化学的機械研磨）工程。

標準的な半導体プロセスツールと、2次元材料専用に調整された取り扱い技術のこの組み合わせこそが、今回の成果を単なる材料科学のデモンストレーションではなく、真の製造技術におけるブレークスルーたらしめているのです。

一度に二つの障壁を打破

2次元トランジスタがロジックチップでシリコンに取って代わるためには、業界は二つの根本的な課題を克服しなければなりませんでした 。第一に、現代のチップ生産の標準である300mmウェハ上で動作する完全な集積フローを構築すること。第二に、CMOSロジックは相補型のペアを必要とするため、そのフローが同じ微細な寸法でn型とp型の両方のデバイスに対応することです。

ASML、TSMC、imecによる今回の成果は、この二つの障壁を単一のデモンストレーションで同時にクリアしました。imecのTMDベースのデバイスに関する長年の研究、ASMLのリソグラフィ能力、そしてTSMCの製造に関する専門知識を組み合わせることで、研究チームは、将来のロジックノードに必要なピッチで、2次元材料トランジスタを大規模に製造できることを示したのです 。

ポスト・シリコンロードマップにおける位置づけ

これは一度限りの実験ではありません。業界全体の持続的な進歩の積み重ねの頂点に立つ成果です。

imecは2018年には早くも、300mmウェハ上にWS₂を直接MOCVD成長させることに初めて成功し、2次元FET材料の300mm集積化に着手しました 。2019年には、同研究センターはチャネル長30nmまで微細化したMoS₂トランジスタを発表 。2020年までに、imecは正式に2次元材料をロジック微細化ロードマップに組み込み、A7ノード以降での導入を予測しました 。

さらに最近では、2025年のIEDMにおいて、Intel Foundryとimecが、ソース/ドレイン電極やゲートスタックといった重要な2DFETモジュールの300mm工場互換の集積化をそれぞれ実証しました 。同じ会議で、imecはTSMCとの協業により、WSe₂チャネル上で記録的なp型FET性能を達成し、2026年のブレークスルーの材料基盤を築きました 。

2026年6月に発表されたASML-TSMC-imecの成果は、これらの取り組みを一つにまとめ、実生産ウェハ上で工場の基準を満たすピッチで相補型2次元トランジスタの完全な実証を行ったものです。この集積スキームは、今回使用されたMoS₂、WS₂、WSe₂といったTMD材料だけでなく、他の2次元チャネル材料にも応用可能と見られています 。

今後の展望

このブレークスルーは、2026年のVLSIシンポジウムにおいて、「First EUV–enabled Integration Route for 50nm Pitch N and PMOS Transistors with 2D Materials Channel from a 300mm Fab（300mm工場からの50nmピッチN型およびP型2次元材料チャネルトランジスタのための、初のEUV対応集積ルート）」と題された論文T1.3として公開されました 。デバイス特性は有望ですが、これは依然として研究段階のデモンストレーションであり、商用製品ではありません。より厳しいピッチでの性能と信頼性の証明が必要であり、将来のノード向けの2次元材料スタックを何にするかについても、業界はまだ標準化の途上にあります。

しかし、その重要性は明白です。半導体業界は初めて、2次元トランジスタがシリコンと同じ製造の道をたどれるという、確かな証拠を手にしました。ポスト・シリコンロジックへの競争は、現実のものとなったのです。