残る供給制約：HBMとABF基板

何氏は、ボトルネックがTSMC自身のCoWoSキャパシティからサプライチェーン上流へと移行していると明言しました。

• HBMメモリ：2026年を通じて、SK hynix、Samsung、Micronの主要DRAMベンダー3社全てでHBMの供給が事実上ソールドアウト状態です。さらに、HBM4Eの12層スタックには歩留まりリスクがあり、一部顧客は8層構成に後退する可能性があるとの業界観測もあります。これにより、パッケージあたりの実効メモリ容量が約33%削減される可能性があります。
• ABF（味の素ビルドアップフィルム）基板：ABF基板は、高層数フリップチップパッケージにとって依然として重大なボトルネックです。TSMCのCoWoSキャパシティ自体は2026年いっぱい、そして2027年まで予約済みであり、AIパッケージングのリードタイムは52～78週間に及んでいます。ABF基板の供給不足は、CoWoSラインの稼働状況に関わらず、TSMCが出荷できるパッケージ数を制限する主要な構造的制約となっています。

拡大計画：2028～2029年に5.5倍から14倍レチクルへ

TSMCは、おおむね「1年に1世代」のペースで進む、野心的なレチクルサイズ拡大ロードマップを提示しました。

この14倍レチクルのCoWoSは、1つのパッケージ内に約10個の大型コンピュートダイと20個のHBMメモリスタックを統合することが見込まれており、パッケージ自体がシステムレベルのコンピュート基板へと進化することを意味します。14倍レチクルについて2028年とする情報と、2029年とする情報がありますが、これはおそらく2028年のテープアウトと2029年の量産立ち上げという時間差を反映したものと考えられます。

スケーリングにおける主要な技術的課題

14倍レチクル（およびそれ以上）へのスケーリングには、いくつかの物理的・プロセス上のハードルが伴います。

• 反りと機械的ストレス：パッケージ面積が大きくなると、インターポーザー、基板、ダイスタック全体に大きな反りやストレスが生じ、高度な材料とプロセス制御が必要となります。
• 信号 integrity と配線密度：3倍以上の広さになるフットプリント全体で高帯域・低レイテンシの接続を維持するには、マイクロバンプ、TSV（シリコン貫通電極）、再配線層の進歩が不可欠です。
• 電力供給と熱管理：約10個の大型コンピュートダイと20個のHBMスタックを搭載する14倍パッケージは非常に高い電力を消費するため、新しい冷却ソリューションと電力配分ネットワークが求められます。
• リソグラフィの継ぎ接ぎ（ステッチング）：1回のレチクル露光を超える大きさのパッケージでは、精密なマルチショットの継ぎ接ぎ技術が必要となり、これは量産時の歩留まりにとって重要な課題です。
• 基板の入手性：より大きなパッケージには、より大きく、より高層数のABF基板が必要です。これは、既に最も供給が逼迫している部品です。

TSMCは、これらの巨大な相互接続には、パネルレベルパッケージングではなくウェハレベルでのCoWoSが最適な道であると考えています。なぜなら、パネルレベル技術はまだCoWoSの配線密度に及ばないからです。

Intelとの競争上のポジショニング

TSMCのOCP APACでの発表は、Intelのパッケージング努力と明確な対照をなしています。

• 歩留まりの差：複数の業界情報源によると、Intelの競合技術であるEMIB-T（Embedded Multi-Die Interconnect Bridge）はまだ90%の歩留まりを目指している段階ですが、TSMCのCoWoSは量産で98%を超えています。これは量産レベルで8ポイント以上の歩留まり差があります。
• レチクルサイズロードマップ：TSMCは2028～2029年に14倍レチクル（約12,000 mm²）を目標としています。Intelは同様の時期に12倍レチクルを公約しており、TSMCは目標面積で約15～20%リードしていることになります。
• キャパシティとエコシステム：TSMCは2025年にCoWoSキャパシティを106%拡大し、2026年の設備投資は記録的な600～640億ドルに引き上げられており、その一部は更なるパッケージング拡大に充てられます。CoWoSのキャパシティは2027年まで予約済みであり、NVIDIA、AMD、BroadcomなどのTSMCの顧客はTSMCのパッケージングエコシステムに事実上ロックインされている、構造的な堀となっています。
• Intelの立場：Intelのファウンドリパッケージング事業（EMIB-Tを含む）は依然として歩留まり向上フェーズにあり、まだ比較可能な生産規模を達成していません。この歩留まりとキャパシティのギャップにより、TSMCは当面、ハイエンドAIアクセラレーター向けの支配的な先進パッケージングサプライヤーであり続けるでしょう。

まとめ

TSMCの5.5倍レチクルCoWoSは98～99%の量産歩留まりを達成し、AIチップの供給ボトルネックはTSMC自身のパッケージラインからHBMメモリとABF基板の供給へと移行しました。同社は2028～2029年までに、約10個のコンピュートダイと20個のHBMスタックを統合可能な**14倍レチクル（約12,000 mm²）**への拡大を計画していますが、機械的、熱的、そして基板に関する重大な課題に直面しています。IntelのEMIB-T（推定歩留まり約90%）と比較して、TSMCはAI向け先進パッケージングにおいて、歩留まり、スケール、キャパシティの面で圧倒的なリードを保持しています。

残る供給制約：HBMとABF基板

何氏は、ボトルネックがTSMC自身のCoWoSキャパシティからサプライチェーン上流へと移行していると明言しました。

• HBMメモリ：2026年を通じて、SK hynix、Samsung、Micronの主要DRAMベンダー3社全てでHBMの供給が事実上ソールドアウト状態です。さらに、HBM4Eの12層スタックには歩留まりリスクがあり、一部顧客は8層構成に後退する可能性があるとの業界観測もあります。これにより、パッケージあたりの実効メモリ容量が約33%削減される可能性があります。
• ABF（味の素ビルドアップフィルム）基板：ABF基板は、高層数フリップチップパッケージにとって依然として重大なボトルネックです。TSMCのCoWoSキャパシティ自体は2026年いっぱい、そして2027年まで予約済みであり、AIパッケージングのリードタイムは52～78週間に及んでいます。ABF基板の供給不足は、CoWoSラインの稼働状況に関わらず、TSMCが出荷できるパッケージ数を制限する主要な構造的制約となっています。

拡大計画：2028～2029年に5.5倍から14倍レチクルへ

TSMCは、おおむね「1年に1世代」のペースで進む、野心的なレチクルサイズ拡大ロードマップを提示しました。

この14倍レチクルのCoWoSは、1つのパッケージ内に約10個の大型コンピュートダイと20個のHBMメモリスタックを統合することが見込まれており、パッケージ自体がシステムレベルのコンピュート基板へと進化することを意味します。14倍レチクルについて2028年とする情報と、2029年とする情報がありますが、これはおそらく2028年のテープアウトと2029年の量産立ち上げという時間差を反映したものと考えられます。

スケーリングにおける主要な技術的課題

14倍レチクル（およびそれ以上）へのスケーリングには、いくつかの物理的・プロセス上のハードルが伴います。

• 反りと機械的ストレス：パッケージ面積が大きくなると、インターポーザー、基板、ダイスタック全体に大きな反りやストレスが生じ、高度な材料とプロセス制御が必要となります。
• 信号 integrity と配線密度：3倍以上の広さになるフットプリント全体で高帯域・低レイテンシの接続を維持するには、マイクロバンプ、TSV（シリコン貫通電極）、再配線層の進歩が不可欠です。
• 電力供給と熱管理：約10個の大型コンピュートダイと20個のHBMスタックを搭載する14倍パッケージは非常に高い電力を消費するため、新しい冷却ソリューションと電力配分ネットワークが求められます。
• リソグラフィの継ぎ接ぎ（ステッチング）：1回のレチクル露光を超える大きさのパッケージでは、精密なマルチショットの継ぎ接ぎ技術が必要となり、これは量産時の歩留まりにとって重要な課題です。
• 基板の入手性：より大きなパッケージには、より大きく、より高層数のABF基板が必要です。これは、既に最も供給が逼迫している部品です。

TSMCは、これらの巨大な相互接続には、パネルレベルパッケージングではなくウェハレベルでのCoWoSが最適な道であると考えています。なぜなら、パネルレベル技術はまだCoWoSの配線密度に及ばないからです。

Intelとの競争上のポジショニング

TSMCのOCP APACでの発表は、Intelのパッケージング努力と明確な対照をなしています。

• 歩留まりの差：複数の業界情報源によると、Intelの競合技術であるEMIB-T（Embedded Multi-Die Interconnect Bridge）はまだ90%の歩留まりを目指している段階ですが、TSMCのCoWoSは量産で98%を超えています。これは量産レベルで8ポイント以上の歩留まり差があります。
• レチクルサイズロードマップ：TSMCは2028～2029年に14倍レチクル（約12,000 mm²）を目標としています。Intelは同様の時期に12倍レチクルを公約しており、TSMCは目標面積で約15～20%リードしていることになります。
• キャパシティとエコシステム：TSMCは2025年にCoWoSキャパシティを106%拡大し、2026年の設備投資は記録的な600～640億ドルに引き上げられており、その一部は更なるパッケージング拡大に充てられます。CoWoSのキャパシティは2027年まで予約済みであり、NVIDIA、AMD、BroadcomなどのTSMCの顧客はTSMCのパッケージングエコシステムに事実上ロックインされている、構造的な堀となっています。
• Intelの立場：Intelのファウンドリパッケージング事業（EMIB-Tを含む）は依然として歩留まり向上フェーズにあり、まだ比較可能な生産規模を達成していません。この歩留まりとキャパシティのギャップにより、TSMCは当面、ハイエンドAIアクセラレーター向けの支配的な先進パッケージングサプライヤーであり続けるでしょう。

まとめ

TSMCの5.5倍レチクルCoWoSは98～99%の量産歩留まりを達成し、AIチップの供給ボトルネックはTSMC自身のパッケージラインからHBMメモリとABF基板の供給へと移行しました。同社は2028～2029年までに、約10個のコンピュートダイと20個のHBMスタックを統合可能な**14倍レチクル（約12,000 mm²）**への拡大を計画していますが、機械的、熱的、そして基板に関する重大な課題に直面しています。IntelのEMIB-T（推定歩留まり約90%）と比較して、TSMCはAI向け先進パッケージングにおいて、歩留まり、スケール、キャパシティの面で圧倒的なリードを保持しています。