ファーウェイ「チップの女王」が提唱する「タウ・スケーリング則」とは？　ASMLなき1.4nmへの挑戦

2026年5月25日、上海で開催された国際学会「IEEE 国際回路とシステムシンポジウム（ISCAS）」で、ファーウェイの半導体事業を率いる何庭波（He Tingbo）氏が登壇した。彼女が公の場で基調講演を行うのは、実に7年ぶりのことだ 。

何氏は「チップの女王」の異名を持ち、ファーウェイの頭脳とも言える存在だ。彼女が2019年以降、表舞台から姿を消していたのには理由がある。米国がファーウェイを「エンティティ・リスト」に加え、事実上、ASMLの最先端EUV露光装置やTSMCの先端製造プロセスへのアクセスを遮断したからだ 。長い沈黙を経て、彼女が満を持して発表したのが、半導体開発の新たな指針「タウ・スケーリング則」である 。

これは単なる技術発表ではない。米国主導の厳しい技術封鎖の中で、中国の技術力が「異なるルール」でゲームを続行するという、高らかな宣言だった。

「ムーアの法則」の次に来るもの

半世紀以上にわたり、半導体業界を導いてきたのは「ムーアの法則」、すなわち集積回路上のトランジスタ数を約2年ごとに倍増させるという微細化の道筋だ。しかし、原子レベルにまで達した微細化は物理的限界に近づき、開発コストも莫大なものとなっている。

何庭波氏が提唱する「タウ・スケーリング則」は、この前提そのものを変える。指標をトランジスタの「サイズ」から、信号がチップ内を伝わる「時間（τ／タウ）」へと根本的に転換するのだ 。

「いかにトランジスタを小さくするか」ではなく、「いかに情報を速く動かすか」。この問いへの答えが、新理論の核心である 。

3D積層「LogicFolding」が鍵を握る

タウ・スケーリング則を実現する具体的な技術が「LogicFolding」だ。

手の届かなくなったEUV露光装置を用いて平面的に回路を焼き付けるのではなく、論理回路を垂直に積み重ねる3D構造を採用する。このアプローチにより、成熟した既存の製造プロセスを使いながらも、トランジスタ密度を約55%向上させ、電力効率も改善できるとファーウェイは主張する 。ファーウェイは2031年までに、この手法で1.4nmプロセスに相当するトランジスタ密度を達成するという目標を掲げている 。

この理論を裏付ける数学的フレームワークは、何氏の署名入り論文『A Time Scaling Theory for Multi-Layer Electronic Systems』として、中国のプレプリントサーバー「ChinaXiv.org」でも公開された 。

制裁下の6年間：381種のチップと「勝利の方程式」

ファーウェイは、この6年間を「実践の期間」だったと説明する。すでにタウ・スケーリング則に基づいた381種類ものチップ設計が量産段階に入っているという 。

何庭波氏は新華社のインタビューで、この苦難の研究開発の道のりを振り返り、「後戻りできない道こそが、勝利への道だ（No way back is the way to victory）」と語った 。

この言葉は、ファーウェイの置かれた状況そのものを象徴している。もし、従来のムーアの法則に沿って微細化競争を続ければ、最先端のリソグラフィ装置へのアクセスが絶たれた時点で限界は明白だった。そこで、競争のルールを「システム全体の時間短縮」に変え、自らに有利な土俵へと引きずり込もうというわけだ。特にAIクラスターやデータセンター性能においては、個々のトランジスタよりもシステム全体の遅延（レイテンシ）の方が重要であり、同社はこの領域で勝機を見出している 。

懐疑論と残る課題

とはいえ、この発表はファーウェイの主張に基づく部分が大きく、第三者の独立した機関による性能や製造歩留まりの検証は行われていない 。

2031年までに1.4nm相当の集積度を達成するという計画も、あくまで同社の社内予測であり、客観的なベンチマーク結果ではない。また、3Dロジック積層の商業化は、放熱や製造の複雑さといった観点から、業界全体が長年課題としてきた技術的難易度の高い分野だ。LogicFoldingがこれらの問題を大規模に克服できるのかどうかは、まさにこれからの課題である。

それでも、このタウ・スケーリング則の発表は、歴史的なマイルストーンであることは間違いない。中国の大手テクノロジー企業が、欧米主導で書かれてきた半導体の「ルールブック」に対し、自ら新たな指導原理を世界に向けて提案した初めてのケースだからだ 。