サムスン、水平の限界を垂直で突破：世界初の3D積層トランジスタが描く次世代半導体

この構造を実現する上で最大の技術的課題となったのが、上下に積み重ねたトランジスタ間の電気的絶縁でした。研究チームは、上部と下部のトランジスタの間に高品質の「中間絶縁層」を導入することで、この問題を解決しました。この垂直方向の絶縁膜こそが、従来の水平方向の制約から逃れ、超高密度な集積を実現する鍵となっています 。

その結果生まれたのが、単体のトランジスタの横幅を示す「ゲートピッチ」が 42nm という、実際に製造されたトランジスタ構造としては世界最小の記録です。これまでの業界の最小記録は48nmでした。サムスンのロジックTDチームの専門家であるクォン・ウッキョン氏は、過去の研究論文ではより小さな寸法が報告されたことはあるものの、42nmは「実際に製造されたトランジスタ構造として達成された最小の記録だ」と強調しています 。

国際学会での受賞と評価

この成果は、ISSCC、IEDMと並ぶ「世界3大半導体学会」の一つであるVLSIシンポジウムで、世界的な権威によって即座に評価されました。ドンフン・ファン氏らが執筆した論文「First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications」は、審査において10点満点中8.29点を獲得。これは全応募論文中で最高得点であり、同シンポジウムの最優秀論文賞とテクノロジーハイライトの両方に選出される快挙となりました 。

今後の展望：AI・HPC向け次世代半導体の基盤技術へ

サムスンは、この3DSFET技術を、将来のAI（人工知能）やHPC（ハイパフォーマンスコンピューティング）向けの高性能ロジック半導体を支える基盤技術と位置づけています。これらの分野では、処理能力に直結するチップあたりのトランジスタ集積度が決定的な競争力となります 。

ただし、これはあくまで**壮大な「概念実証」**であり、すぐに製品化されるという発表ではないことに注意が必要です。現時点では、単体のトランジスタとして動作を実証した段階にあります。サムスンのロジックTDチームは商用化に向けた研究を継続する方針ですが、具体的な量産開始時期は明らかにされていません。今回の単一素子でのデモンストレーションを、高歩留まりで大量生産可能なプロセスに育て上げるまでには、まだ多くの開発段階が待ち受けています 。しかし、その長い道のりの先に、サムスンは「ナノシート時代の次に来るもの」に対する、具体的で検証済みの答えを世界に示しました。それは、「上へ積み上げる」ということです。