SamsungのHBM三段階ロードマップ：4nmベースダイから真の3Dメモリ「zHBM」へ

SamsungのHBM戦略は、メモリの「高速化」だけでなく、メモリ側へ制御機能と一部の処理を移し、最終的には演算チップとDRAMを垂直方向に一体化する方向へ進んでいます。

出発点は、1c世代DRAMと4nmロジックベースダイを組み合わせたHBM4です。そこから、cHBM（custom HBM）、aHBM（advanced HBM）、zHBMという三段階で、HBMのベースダイを単なる接続・制御層から、より高度なロジックサブシステムへ発展させます。最終的なzHBMは、AIプロセッサの直上にDRAMスタックを配置する「真の3D」構造です。1713

なお、Samsungが示した性能や電力効率の数値は、将来アーキテクチャに対する目標値です。現時点で量産されたzHBMの実測ベンチマークを意味するものではありません。

三段階のロードマップを一望

段階	主な構造変化	期待される効果
第1段階：cHBM	メモリコントローラーと、より小型のダイ間インターフェースをHBMのロジックベースダイへ移す	AIアクセラレーターの面積を取り戻し、インターフェース由来のデータ移動コストを削減
第2段階：aHBM	ベースダイに監視機能、メモリ拡張コントローラー、限定的な処理要素を追加	メモリ管理、容量、データ近傍での利用効率を改善
第3段階：zHBM	DRAM／HBM構造をAIアクセラレーターの直上に積層	プロセッサとメモリの距離を短縮し、垂直方向の高密度接続を実現

この流れで重要なのは、ベースダイの役割が変わることです。従来は主に接続と制御を担っていた層が、次第に機能豊富なロジックサブシステムとなり、最後には演算とメモリを垂直統合する構造の一部になります。182027

第1段階：cHBMで制御機能をアクセラレーターから切り離す

SamsungのHBM4は、1c DRAMと4nmロジックベースダイを組み合わせています。同社によれば、HBM4は最大13Gbpsのデータ転送速度と、スタックあたり最大3,300GB/sの帯域幅を実現できます。ただし、これはHBM4の製品説明であり、後発のzHBMに対する仕様や実測値ではありません。3537

第1段階では、このロジック機能をさらに活用します。AIアクセラレーター側に従来搭載されていた大規模なHBM PHY（物理層インターフェース）を、より小型のダイ・ツー・ダイ（D2D）インターフェースに置き換えます。同時に、メモリコントローラーの機能をアクセラレーターからHBMのベースダイへ移します。1720

これにより、主に二つの効果が期待されます。

• アクセラレーターの面積を有効活用できる：メモリ制御やインターフェースに使われていたシリコンを、演算器、キャッシュ、用途特化ロジックなどに振り向けられます。
• 電気信号の経路を短縮できる：機能をベースダイ側に集約することで、アクセラレーターとHBM間の通信距離やオーバーヘッドを減らし、インターフェースのエネルギー効率を高められる可能性があります。13

一部の報道では、アクセラレーター面積の5～10％を取り戻し、性能を10～20％高められる可能性が示されています。ただし、これらは報道されたロードマップ資料に基づく数値であり、すべてのAIプロセッサーに一律に適用できる結果ではありません。1729

第2段階：aHBMでベースダイを能動的なサブシステムに

第2段階では、ベースダイに生まれた余裕を新たな機能へ振り向けます。SamsungのaHBM構想には、温度や電圧などの状態を監視するセンサーとリアルタイムのテレメトリー機能、信頼性管理や自己テスト機能が含まれます。これにより、動作状況に応じたメモリ管理や、スタックの状態監視をより細かく行える可能性があります。182728

さらに、ベースダイをメモリ拡張用のインターフェースとして使い、追加のHBMやLPDDRなどのメモリを接続する構想も示されています。ローカルのHBMスタックだけに依存せず、システム全体で利用できるメモリ容量を拡張する選択肢になります。182829

ベースダイに処理要素を組み込む案もあります。これは汎用GPUやAIアクセラレーターを置き換えるものではありません。メモリアクセスの多い一部の処理をデータの近くで実行し、パッケージ内を行き来するデータ量を減らすことが主な狙いです。61927

つまりaHBMは、従来型の2.5Dパッケージを維持しながら、HBMのベースダイをより「賢いI/O・処理サブシステム」へ変えていく移行段階だといえます。

第3段階：zHBMは演算の直上にメモリを積む

zHBMは、このロードマップで最も大胆な変更です。一般的なHBMパッケージでは、AIアクセラレーターとHBMスタックがインターポーザー上に横並びで配置されます。一方、zHBMではプロセッサの直上にDRAMスタックを置き、演算とメモリを一つの3D構造として統合します。3732

この垂直配置によって、データの移動距離を短縮し、チップの端に集中する大規模なインターフェースを、より高密度で分散した垂直接続へ置き換えることを狙います。理論上は、次のような利点が考えられます。

• より広い接続による高帯域化
• 信号経路の短縮によるI/O電力の削減
• AIの学習・推論におけるデータ供給効率の改善
• HBMをプロセッサの周囲に並べる必要がなくなることによる、パッケージの横方向の小型化 13732

その意味で、zHBMは単に「より高速なHBM」ではありません。メモリと演算装置の物理的な位置関係そのものを変える構想です。実際の効果はDRAMの速度だけでなく、パッケージ構造、インターフェース、電源供給、熱設計、そしてデータ移動に敏感なワークロードによって左右されます。

HBM5との性能目標をどう読むか

Samsungが公表・報道された数値は、基準となる世代や評価指標が異なります。そのため、すべてを一つの比較ベンチマークとして扱うことはできません。

• HBM5とHBM4Eの比較：SamsungはHBM5について、性能2倍、ワットあたり性能20％向上、熱抵抗20％低減を目標にしています。量産時期は2028年ごろと報じられていますが、HBM5はまだロードマップ上の世代であり、広く確立した量産標準ではありません。4101214
• zHBMとHBM4Eの比較：Hot Chips関連の比較では、DRAM電力を約70％削減し、DRAM帯域幅を2.3倍以上にする目標が示されています。111
• より長期のzHBM目標：SamsungはHBM4E比で、最大8倍の性能、3倍のワットあたり性能、75～90％の熱抵抗低減という目標も示しています。21314

「帯域幅2.3倍」と「性能8倍」が並ぶと矛盾して見えるかもしれません。しかし、帯域幅、DRAM電力、アプリケーション性能、ワットあたり性能はそれぞれ異なる指標であり、構成や比較対象も同じとは限りません。提供された資料だけでは、Samsungが示した数値をすべて同じ条件で検証・整合させることはできないため、これらは単一のベンチマーク結果ではなく、アーキテクチャ上の目標として読むのが適切です。11014

SamsungのCUBE戦略と「Z軸メモリ」

Samsungは、CUBEを「Capacity（容量）」「Utilization（利用最適化）」「Bandwidth（帯域幅）」「Efficiency（効率）」の四つの目標を組み合わせた戦略と説明しています。AIシステムでは、単にメモリインターフェースを高速化するだけでなく、メモリを三次元的に配置し、より効率よく使う必要があるという考え方です。257

三段階のHBMロードマップは、CUBEの各目標に対応しています。

• 容量：ベースダイを介して追加メモリを接続し、垂直積層によってパッケージの横方向の面積を増やさずに密度を高めます。418
• 利用最適化：テレメトリー、制御ロジック、データ近傍の限定的な処理によって、既存のメモリ容量や帯域幅を特定のワークロードでより有効に使います。1827
• 帯域幅：xPUとHBMを横方向につなぐ長い経路から、より短く高密度な垂直接続へ移行します。37
• 効率：データ移動とインターフェースのオーバーヘッドを減らし、熱監視を改善できれば、電力効率と持続性能の向上が期待できます。1511

zHBMは、Samsungが掲げるZ軸メモリの最も明確な表現です。パッケージを横方向に広げ続けるのではなく、上方向に積み重ねることで、密度を高めながら通信距離を短くする発想です。713

実現に向けて残る課題

熱設計

高消費電力のプロセッサをDRAMスタックの下に置くと、熱の排出が難しくなります。演算チップが冷却機構から遠くなる一方、DRAMには比較的厳しい温度上限があるためです。Samsungが示す熱抵抗の低減は、3D積層なら自動的に得られる効果ではなく、製品として実証しなければならない設計目標です。性能、メモリの信頼性、冷却要件を同時に満たせるかが問われます。1419

接合、位置合わせ、歩留まり

直接的な3D構造には、大面積の接合面で極めて高精度な位置合わせが必要です。ウェハー薄化、TSVの形成、反りの制御、欠陥管理、高歩留まりの接合が、従来以上に重要になります。

プロセッサまたはメモリのどちらかに欠陥があれば、完成したパッケージ全体の価値に影響する可能性があります。そのため、良品ダイの選別、冗長回路による修復、接合前後のテストアクセスが重要になります。Samsungがベースダイに信頼性監視や自己テスト機能を加えようとしていることは、パッケージ設計とテスト設計が密接に結び付いていることを示しています。2728

電源供給と信号品質

非常に幅広い垂直接続を実現しても、安定した電源供給、タイミング、クロック、ノイズ制御が必要です。理論上の帯域幅が高くても、電源品質や熱スロットリング、信号品質によって持続性能が制限されれば、アプリケーション性能は伸びません。

スタックの高さと機械的制約

垂直構造を追加すると、パッケージの厚み、機械的ストレス、冷却経路の複雑さが増します。容量や帯域幅だけでなく、スタック高、反り、製造性、基板やシステムボードの制約とのバランスが必要です。

プロセッサとメモリの協調設計

標準的なHBMは、比較的モジュール性の高いメモリ部品として組み込めます。しかし、aHBM、特にzHBMでは、アクセラレーター、ベースダイ、パッケージ、ファームウェア、ランタイム、ソフトウェアをより緊密に設計しなければなりません。インターフェース、制御の分担、コヒーレンシー、障害処理、近傍処理を一体で考える必要があります。

これは特定用途への最適化を進める一方で、標準HBMを使ったシステムほどの互換性や交換性を失わせる可能性もあります。

商用化時期とエコシステム

zHBMはまだ将来構想であり、商用化は2029年以降になるとの報道があります。実際の時期や性能は、先端パッケージ技術の成熟度、顧客の採用、標準化、歩留まり、コストに左右されます。8914

結論：HBMを「賢く」し、最後に演算と一体化する

Samsungのロードマップは、HBMスタックへ段階的に知能を移していく計画として捉えると分かりやすくなります。

1. cHBM：メモリ制御とインターフェース処理を移し、アクセラレーターの面積とI/O負荷を取り戻す。
2. aHBM：ベースダイを、監視・拡張・限定的な処理が可能なメモリサブシステムにする。
3. zHBM：プロセッサをDRAMスタックの下に配置し、演算とメモリを物理的に融合する。

実現すれば、I/O電力の削減、アクセラレーター上の有効面積の増加、高密度な帯域幅、ワットあたり性能の向上につながる可能性があります。一方で、第3段階では課題の中心がメモリーインターフェースから、熱設計、接合、歩留まり、テスト、システム全体の協調設計へ移ります。

現時点でのzHBMは、量産3D AIパッケージの性能を証明したものではありません。大きな目標値に裏付けられた、Samsungの次世代AIメモリに向けた有力な方向性です。