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Huaweiが提唱する「Tauスケーリング則」：トランジスタ縮小に代わる次世代チップ設計

Huaweiは半導体性能向上の新原則「Tau（τ）スケーリング則」を提案し、トランジスタ微細化ではなくチップ内の信号伝達時間の短縮を重視する設計思想を示した。新しいLogicFoldingアーキテクチャでは回路ブロック配置を最適化し、配線を短縮して遅延や電気負荷を減らすことで性能向上を狙う。

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半導体の性能向上は長年、トランジスタを小さくすることに依存してきました。いわゆるムーアの法則に基づく「微細化」です。

しかしHuaweiは、このアプローチだけでは限界が近づいているとして、別の方向から性能を伸ばす設計原則を提案しました。それが**「Tau（τ）スケーリング則」**です。

2026年に開催されたIEEEの国際会議「ISCAS（International Symposium on Circuits and Systems）」で同社が発表したこの概念は、トランジスタサイズではなく**信号がチップ内を移動する時間（τ）**を最適化することで性能を高めるという考え方です。

Tau（τ）スケーリング則とは

従来の半導体進歩は、主に次のような**幾何学スケーリング（geometric scaling）**によって実現されてきました。

Huaweiが提案するTauスケーリング則では、焦点が**物理サイズではなく時間（τ）**に移ります。

具体的には、チップ内でデータや信号が移動する際の伝播遅延（signal propagation delay）をできるだけ短くすることを中心に設計するという考え方です。

Huaweiによれば、このアプローチにより

といった効果が期待できるとしています。

Tauスケーリングの設計思想を具体的なチップ構造として実装するのが、Huaweiが同時に発表したです。

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Huaweiは半導体性能向上の新原則「Tau（τ）スケーリング則」を提案し、トランジスタ微細化ではなくチップ内の信号伝達時間の短縮を重視する設計思想を示した。

Huaweiによればこの原則を用いたチップは過去6年間で381種類設計・量産されており、2026年のKirinプロセッサで本格採用予定。

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