Huaweiは半導体性能向上の新原則「Tau(τ)スケーリング則」を提案し、トランジスタ微細化ではなくチップ内の信号伝達時間の短縮を重視する設計思想を示した。 新しいLogicFoldingアーキテクチャでは回路ブロック配置を最適化し、配線を短縮して遅延や電気負荷を減らすことで性能向上を狙う。

Create a landscape editorial hero image for this Studio Global article: What is Huawei’s newly unveiled Tau (τ) Scaling Law and LogicFolding chip architecture, how does this new principle differ from traditional. Article summary: Huawei says its newly unveiled Tau (τ) Scaling Law is a new semiconductor-development principle that replaces traditional geometric scaling with “time (τ) scaling” as the guide for improving semiconductors and electronic. Topic tags: general, general web, user generated. Reference image context from search candidates: Reference image 1: visual subject "China’s Huawei Technologies expects to design high-end chips by 2031 with transistor density equivalent to 1.4-nanometre processes, despite US sanctions that have made it hard for" source context "Huawei proposes new path for chip development amid US sanctions" Reference image 2: visual subject "China’s Huawei Tec
半導体の性能向上は長年、トランジスタを小さくすることに依存してきました。いわゆるムーアの法則に基づく「微細化」です。
しかしHuaweiは、このアプローチだけでは限界が近づいているとして、別の方向から性能を伸ばす設計原則を提案しました。それが**「Tau(τ)スケーリング則」**です。
2026年に開催されたIEEEの国際会議「ISCAS(International Symposium on Circuits and Systems)」で同社が発表したこの概念は、トランジスタサイズではなく**信号がチップ内を移動する時間(τ)**を最適化することで性能を高めるという考え方です。
従来の半導体進歩は、主に次のような**幾何学スケーリング(geometric scaling)**によって実現されてきました。
Huaweiが提案するTauスケーリング則では、焦点が**物理サイズではなく時間(τ)**に移ります。
具体的には、チップ内でデータや信号が移動する際の伝播遅延(signal propagation delay)をできるだけ短くすることを中心に設計するという考え方です。
Huaweiによれば、このアプローチにより
Tauスケーリングの設計思想を具体的なチップ構造として実装するのが、Huaweiが同時に発表したLogicFoldingアーキテクチャです。
この手法では、チップ内部の論理ブロック配置を再構成し、回路間の配線距離を短縮します。
配線が短くなると
といった要素が減り、信号の遅延が小さくなります。その結果、プロセッサ全体の効率や性能が向上する可能性があります。
Huaweiは、2026年に登場予定のKirinプロセッサがこのLogicFoldingを採用する最初の製品になると説明しています。
Tauスケーリング則は2026年に公表された概念ですが、Huaweiによると内部ではすでに長く使われてきた設計原則だといいます。
報道によると同社は
しており、その設計にTauスケーリングの原則を適用してきたと説明しています。
ただし、これらのチップの詳細な設計方法や技術仕様は公開されていません。
Huaweiはさらに、この設計手法を発展させることで2031年ごろに1.4nmプロセス相当のトランジスタ密度を持つ高性能チップを設計できる可能性があると主張しています。
ここで重要なのは、「1.4nm相当」という表現です。
これは
という意味ではなく、
という考え方です。
参考として、現在の最先端ファウンドリーのロードマップでは
とされています。
Huaweiの計画はこれらの製造技術より後になりますが、設計面の革新で差を縮めるという位置づけです。
この発表が注目された背景には、米国による輸出規制があります。中国企業は最先端の露光装置や半導体製造技術へのアクセスが制限されています。
そのためHuaweiのアプローチは、単なる技術提案というよりも、次のような戦略的意味を持つと見られています。
ただし、Tauスケーリング則とLogicFoldingの詳細な技術内容はまだ限定的にしか公開されていません。
設計手法の具体的なアルゴリズムやレイアウト技術などは明らかになっておらず、現時点では
「微細化が鈍化する時代に向けた新しい設計思想」
として理解するのが妥当とされています。
それでも、この発表が示すメッセージは明確です。
トランジスタを小さくするだけではなく、アーキテクチャと信号タイミングの最適化が次世代チップ性能の鍵になる可能性があるということです。
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Huaweiは半導体性能向上の新原則「Tau(τ)スケーリング則」を提案し、トランジスタ微細化ではなくチップ内の信号伝達時間の短縮を重視する設計思想を示した。
Huaweiは半導体性能向上の新原則「Tau(τ)スケーリング則」を提案し、トランジスタ微細化ではなくチップ内の信号伝達時間の短縮を重視する設計思想を示した。 新しいLogicFoldingアーキテクチャでは回路ブロック配置を最適化し、配線を短縮して遅延や電気負荷を減らすことで性能向上を狙う。
Huaweiによればこの原則を用いたチップは過去6年間で381種類設計・量産されており、2026年のKirinプロセッサで本格採用予定。