2枚のシリコンを重ねるHuaweiの「LogicFolding」　Kirin 9050 Pro分解で見えた設計

Kirin 9050 Proの特徴は、トランジスタを小型化するだけでなく、動作するシリコンの層を2枚重ねた点です。Geekerwanによる分解と、Kurnal Insights名義で公開されたダイ画像では、演算処理を担う層と、SRAMやキャッシュを中心に構成された層が確認されたと報じられています。この方式はチップ全体としての実効密度を高め、一部の信号経路を短くできる可能性があります。ただし、公開された数値だけで最先端の製造プロセスを使っているとは確認できません。31113

分解報告から見える2枚のダイ

2枚のダイは同程度の大きさで、それぞれ約11.13 × 10.84 mm、面積は約120.65 mm²と報じられています。片方は演算ロジックが中心で、もう片方はSRAMやキャッシュのほか、I/Oやクロック関連の回路を担うとされています。111315

2層は、銅同士を直接つなぐ「ハイブリッドボンディング」で向かい合わせに接合されます。接合ピッチは約1.5マイクロメートルとされ、ダイ間を細かな垂直接続で結ぶ設計です。1315

報告には、垂直接続が約5,000万本、TSV（シリコン貫通電極）が約8万本という数値も登場します。両者は別の種類の接続であり、単純に足し合わせたり、同じものとして扱ったりはできません。また、TSVの経路に関する説明は報道によって異なるため、個々の接続を網羅した確定図ではなく、それぞれ別に報告された数として見るのが適切です。13515

「実効密度」約54％増の意味

分解記事では、演算ダイにSMICのN+3、SRAMを中心とするダイにN+2が使われていると推定されています。各層の製造プロセスが確定した情報として確認されたわけではありません。1115

Huaweiは、比較対象として示す約1億5,500万個から、Kirin 9050 Proでは1平方ミリメートル当たり約2億3,800万個へ実効トランジスタ密度が増えたと説明しています。増加率は約**54％**です。1211

これは積層によってチップ全体で得られる密度の向上を指します。個々のダイが、より小さなプロセスノードによって同じ割合だけ高密度になったという意味ではありません。1211

電力削減はHuaweiの公表値、性能評価は限定的

Huaweiは、同等の性能を基準にした場合、消費電力がCPUで41％、GPUで58％、NPUで**66％**減ると主張しています。これは同社が示した数値であり、分解調査そのものが測定・検証した結果ではありません。発表時の報道でも、これらの主張は独立した監査を受けていないとされています。1248

ベンチマークについても、単純に「最新の旗艦チップと同等」とは言い切れません。Bernsteinの調査では、Geekbench 6の一部のマルチコアテストでKirin 9050 ProがAppleのA17 Proを上回ったと報じられています。一方、同じ比較で、より新しいA20 Proには及ばなかったとされています。特定のテストで進歩が見られることと、幅広いチップやベンチマークで優位に立つことは別です。49

Kirin 9050 Proは、上位のMate 90シリーズに搭載されていると報じられています。LogicFoldingは、構想にとどまらず製品に採用された設計方式です。6

輸出規制下での可能性と限界

積層は、従来型のプロセス微細化だけに依存せず、チップ全体の実効密度を高める手段になります。演算とメモリー関連機能を分ければ、部分ごとに異なる製造プロセスを採用したり、一部のデータ経路を短くしたりできる可能性もあります。711

一方で、動作するダイを2枚製造し、微細なピッチで高精度に接合する必要があり、統合工程は複雑になります。利用可能な報告からは、量産歩留まり、コスト、熱性能は確認できません。そのため、実用面での成果には不明な点が残ります。また、積層によって、旧世代のプロセスで作られたトランジスタが最先端プロセスのものと同等になるわけではありません。

米国の輸出規制という背景では、LogicFoldingは製造上の制約に対応する一つの方法と見るのが妥当です。最先端プロセスとの同等性や、供給網が完全に自立していることを示す証拠ではありません。チップの供給網も公表されていないと報じられています。19