Huaweiが発表した「τスケーリング則」とは

Huaweiは2026年5月25日、上海で開かれた「2026 IEEE International Symposium on Circuits and Systems（ISCAS）」で、半導体の進化を導く新たな考え方として「τ（タウ）スケーリング則」を発表した。半導体事業部門を率いる何庭波（He Tingbo）氏が基調講演「New Semiconductor Path in Practice（実践における新たな半導体の道）」で説明したものだ。 23

従来の半導体開発では、トランジスタの寸法を小さくし、1つのチップにより多くのトランジスタを詰め込む「幾何学的スケーリング」が進歩の主要な指標だった。これに対しHuaweiのτスケーリング則は、信号が回路やシステムを通過する時間、そして処理全体の実行時間をどれだけ短縮できるかに焦点を移す。 125

これは新しい製造プロセスそのものというより、デバイスからソフトウェア、サーバーシステムまでを一体で最適化する設計フレームワークだ。Huaweiは、LogicFoldingやソフトウェア・ハードウェア協調設計、システム間接続技術を組み合わせることで、従来の微細化が難しくなった後も性能と電力効率を伸ばせると説明している。 12

微細化から「処理時間の短縮」へ

τは、回路における時間定数や信号伝搬遅延を表す記号として使われる。Huaweiの主張は、トランジスタを小さくすること自体が無意味になったというものではない。むしろ、抵抗、寄生容量、配線、回路アーキテクチャ、データ移動、チップ間通信など、実際の処理時間を左右する要素をチップ全体で最適化すべきだという提案だ。

言い換えれば、進歩の基準を「何個のトランジスタを搭載できるか」から、「システムが有用な仕事をどれだけ速く終えられるか」へ広げる構想である。

Huaweiが示す4段階の最適化

1. デバイスレベル：抵抗と寄生容量を抑える

トランジスタや配線の抵抗、寄生容量は、信号の遅れと消費電力に直結する。Huaweiは、これらの電気的特性を改善することで、トランジスタ内部や素子間接続の時間定数を短縮し、信号をより効率よく伝えられるとしている。 2

2. 回路レベル：クリティカルパスを短くする

回路レベルでは、処理の成否や速度を左右する「クリティカルパス」の配線を短くし、抵抗・容量による負荷を減らすことが目標になる。信号が論理回路を通過する時間を抑え、1回の演算に必要なエネルギーも減らす狙いだ。

HuaweiはLogicFoldingを、この層を支える主要技術の1つとして位置付けている。 25

3. チップレベル：ソフトウェア、アーキテクチャ、シリコンを一体設計

τスケーリング則は、個々の回路を高速化するだけの考え方ではない。チップレベルでは、実際のワークロードに合わせて、ソフトウェア、プロセッサー・アーキテクチャ、半導体そのものを同時に設計することを重視する。

命令の流れやデータ移動、並列処理を最適化し、トランジスタ数だけでは測れない実効性能を引き上げるという発想だ。 2

4. システムレベル：チップ間通信も「スケーリング」の一部に

システムレベルでは、Huaweiはτスケーリング則を、独自の接続技術「UnifiedBus」や「クラスター＋SuperPoD」アーキテクチャと結び付けている。Huaweiによれば、UnifiedBusは大規模なAI学習・推論システムで、プロセッサーを高帯域幅・低遅延で接続し、統一メモリアドレス方式によってインフラ全体を単一の論理コンピューターに近い形で動作させることを目指す。 17

ここで示されているのは、Huaweiのアーキテクチャ上の目標と同社の説明であり、業界全体で独立に確立された標準規格という意味ではない。τスケーリング則との関係で重要なのは、チップ単体だけでなく、チップ間・サーバー間の通信遅延もシステム性能の一部として扱う点だ。

Huaweiが明らかにした実績と今後の計画

Huaweiは、τスケーリング則をスマートフォンやAIコンピューティング向け製品に適用し、過去6年間でこの考え方に基づくチップ381個を設計・量産したと説明している。この数字はHuawei自身の発表によるものだ。 2

また、2026年秋に予定するKirinスマートフォン向けチップが、LogicFoldingアーキテクチャを全面的に採用する最初の製品になるとしている。 257

さらにHuaweiは、τスケーリング則に基づいて設計するハイエンドチップについて、2031年までに「14Å（1.4nm）プロセスに相当する」トランジスタ密度を実現する目標を掲げた。 251231

ただし、これは密度の同等性を示す目標であり、Huaweiがすでに独立検証済みの1.4nm製造プロセスを量産していることを意味しない。製造ノードの実現と、設計やアーキテクチャによる実効密度の向上は区別して見る必要がある。

ムーアの法則に取って代わるのか

現時点で、τスケーリング則がムーアの法則に取って代わったとは言えない。「法則」と呼ばれていても、それだけで半導体業界に広く認められた物理法則になるわけではなく、Huaweiが示した性能、電力効率、密度向上の見通しもすべて独立に検証されたわけではない。

抵抗や容量の削減、配線遅延の短縮、データ移動の効率化、システム間通信の高速化は、いずれも半導体設計で従来から使われてきた工学的な最適化手法だ。Huaweiの特徴的な主張は、それらをデバイス、回路、チップ、システムの全階層で協調させ、業界の「スケーリング」の中心的な考え方に据えようとしている点にある。 1219

なぜ注目されるのか

最先端プロセスの微細化が、技術面でもコスト面でも難しくなるなか、コンピューティング性能はアーキテクチャ、パッケージング、メモリへのアクセス、インターコネクト、用途特化型ソフトウェアに左右される度合いを増している。

その意味でτスケーリング則は、「幾何学的な微細化が不要になる」という宣言ではない。トランジスタの寸法と同じくらい、あるいはそれ以上に、システムが計算を完了するまでの時間を重視すべきだというHuaweiのロードマップだ。

何氏は講演で、半導体の進歩には研究者、技術者、企業パートナーの間の開放性と協力が必要だとも訴えた。 2

今後の焦点は、2026年秋のKirinチップやAI向け製品が、LogicFoldingとτスケーリング則によってどの程度の実測性能・電力効率を示すかにある。独立した評価が出るまでは、今回の発表はムーアの法則がすでに置き換えられた証拠ではなく、Huaweiが打ち出した意欲的な半導体開発構想として受け止めるのが妥当だろう。

Huaweiが発表した「τスケーリング則」とは

Huaweiは2026年5月25日、上海で開かれた「2026 IEEE International Symposium on Circuits and Systems（ISCAS）」で、半導体の進化を導く新たな考え方として「τ（タウ）スケーリング則」を発表した。半導体事業部門を率いる何庭波（He Tingbo）氏が基調講演「New Semiconductor Path in Practice（実践における新たな半導体の道）」で説明したものだ。 23

従来の半導体開発では、トランジスタの寸法を小さくし、1つのチップにより多くのトランジスタを詰め込む「幾何学的スケーリング」が進歩の主要な指標だった。これに対しHuaweiのτスケーリング則は、信号が回路やシステムを通過する時間、そして処理全体の実行時間をどれだけ短縮できるかに焦点を移す。 125

これは新しい製造プロセスそのものというより、デバイスからソフトウェア、サーバーシステムまでを一体で最適化する設計フレームワークだ。Huaweiは、LogicFoldingやソフトウェア・ハードウェア協調設計、システム間接続技術を組み合わせることで、従来の微細化が難しくなった後も性能と電力効率を伸ばせると説明している。 12

微細化から「処理時間の短縮」へ

τは、回路における時間定数や信号伝搬遅延を表す記号として使われる。Huaweiの主張は、トランジスタを小さくすること自体が無意味になったというものではない。むしろ、抵抗、寄生容量、配線、回路アーキテクチャ、データ移動、チップ間通信など、実際の処理時間を左右する要素をチップ全体で最適化すべきだという提案だ。

言い換えれば、進歩の基準を「何個のトランジスタを搭載できるか」から、「システムが有用な仕事をどれだけ速く終えられるか」へ広げる構想である。

Huaweiが示す4段階の最適化

1. デバイスレベル：抵抗と寄生容量を抑える

トランジスタや配線の抵抗、寄生容量は、信号の遅れと消費電力に直結する。Huaweiは、これらの電気的特性を改善することで、トランジスタ内部や素子間接続の時間定数を短縮し、信号をより効率よく伝えられるとしている。 2

2. 回路レベル：クリティカルパスを短くする

回路レベルでは、処理の成否や速度を左右する「クリティカルパス」の配線を短くし、抵抗・容量による負荷を減らすことが目標になる。信号が論理回路を通過する時間を抑え、1回の演算に必要なエネルギーも減らす狙いだ。

HuaweiはLogicFoldingを、この層を支える主要技術の1つとして位置付けている。 25

3. チップレベル：ソフトウェア、アーキテクチャ、シリコンを一体設計

τスケーリング則は、個々の回路を高速化するだけの考え方ではない。チップレベルでは、実際のワークロードに合わせて、ソフトウェア、プロセッサー・アーキテクチャ、半導体そのものを同時に設計することを重視する。

命令の流れやデータ移動、並列処理を最適化し、トランジスタ数だけでは測れない実効性能を引き上げるという発想だ。 2

4. システムレベル：チップ間通信も「スケーリング」の一部に

システムレベルでは、Huaweiはτスケーリング則を、独自の接続技術「UnifiedBus」や「クラスター＋SuperPoD」アーキテクチャと結び付けている。Huaweiによれば、UnifiedBusは大規模なAI学習・推論システムで、プロセッサーを高帯域幅・低遅延で接続し、統一メモリアドレス方式によってインフラ全体を単一の論理コンピューターに近い形で動作させることを目指す。 17

ここで示されているのは、Huaweiのアーキテクチャ上の目標と同社の説明であり、業界全体で独立に確立された標準規格という意味ではない。τスケーリング則との関係で重要なのは、チップ単体だけでなく、チップ間・サーバー間の通信遅延もシステム性能の一部として扱う点だ。

Huaweiが明らかにした実績と今後の計画

Huaweiは、τスケーリング則をスマートフォンやAIコンピューティング向け製品に適用し、過去6年間でこの考え方に基づくチップ381個を設計・量産したと説明している。この数字はHuawei自身の発表によるものだ。 2

また、2026年秋に予定するKirinスマートフォン向けチップが、LogicFoldingアーキテクチャを全面的に採用する最初の製品になるとしている。 257

さらにHuaweiは、τスケーリング則に基づいて設計するハイエンドチップについて、2031年までに「14Å（1.4nm）プロセスに相当する」トランジスタ密度を実現する目標を掲げた。 251231

ただし、これは密度の同等性を示す目標であり、Huaweiがすでに独立検証済みの1.4nm製造プロセスを量産していることを意味しない。製造ノードの実現と、設計やアーキテクチャによる実効密度の向上は区別して見る必要がある。

ムーアの法則に取って代わるのか

現時点で、τスケーリング則がムーアの法則に取って代わったとは言えない。「法則」と呼ばれていても、それだけで半導体業界に広く認められた物理法則になるわけではなく、Huaweiが示した性能、電力効率、密度向上の見通しもすべて独立に検証されたわけではない。

抵抗や容量の削減、配線遅延の短縮、データ移動の効率化、システム間通信の高速化は、いずれも半導体設計で従来から使われてきた工学的な最適化手法だ。Huaweiの特徴的な主張は、それらをデバイス、回路、チップ、システムの全階層で協調させ、業界の「スケーリング」の中心的な考え方に据えようとしている点にある。 1219

なぜ注目されるのか

最先端プロセスの微細化が、技術面でもコスト面でも難しくなるなか、コンピューティング性能はアーキテクチャ、パッケージング、メモリへのアクセス、インターコネクト、用途特化型ソフトウェアに左右される度合いを増している。

その意味でτスケーリング則は、「幾何学的な微細化が不要になる」という宣言ではない。トランジスタの寸法と同じくらい、あるいはそれ以上に、システムが計算を完了するまでの時間を重視すべきだというHuaweiのロードマップだ。

何氏は講演で、半導体の進歩には研究者、技術者、企業パートナーの間の開放性と協力が必要だとも訴えた。 2

今後の焦点は、2026年秋のKirinチップやAI向け製品が、LogicFoldingとτスケーリング則によってどの程度の実測性能・電力効率を示すかにある。独立した評価が出るまでは、今回の発表はムーアの法則がすでに置き換えられた証拠ではなく、Huaweiが打ち出した意欲的な半導体開発構想として受け止めるのが妥当だろう。