TSMCのA16とは？ 1.6nm級プロセスがAIチップを変える理由

従来のチップでは、電源配線と信号配線が主にシリコン表面側の限られた配線層に集まります。AIアクセラレーターやデータセンター向けプロセッサのように、膨大な電流と複雑な信号配線を必要とするチップでは、この構造が設計上のボトルネックになり得ます。

SPRは電源経路を裏面に分離することで、表面側の配線混雑を緩和する狙いがあります。つまりA16の価値は、トランジスタを微細化することだけではありません。電源ネットワークと信号ネットワークの役割を分け、限られたチップ面積の使い方そのものを変える点にあります。

N2P比で速度・消費電力・密度を改善

TSMCの改良版2nmプロセス「N2P」と比較したA16の報告上の目標値は、次の通りです。

• 同じ消費電力で、速度を8〜10％向上
• 同じ速度で、消費電力を15〜20％削減
• ロジックとSRAMを含むチップ密度を8〜10％向上

これらはプロセス技術プラットフォームの比較値です。A16を採用したすべての製品が、必ず10％高速化したり、20％低消費電力になったりすることを保証するものではありません。実際の結果は、チップのアーキテクチャ、設計ライブラリー、設計ルール、動作電圧、冷却方式、パッケージ、ワークロードなどに左右されます。

密度8〜10％向上という数字も、完成したプロセッサの面積が一律に同じ割合で小さくなるという意味ではありません。設計者は、増えた余地を演算ロジック、キャッシュ、接続機能に振り向けたり、同等機能のチップを小型化したりできます。性能、電力、機能、ダイサイズのどこを優先するかによって、最終製品の姿は変わります。

なぜAIチップとHPCに向いているのか

A16が主な対象とするのは、AIアクセラレーターやデータセンター向けプロセッサなどの高性能ロジックです。これらのチップでは、演算性能だけでなく、次の要素が強く制約になります。

• 大量の電力を安定して供給できるか
• チップ内部やパッケージ上で十分な帯域幅を確保できるか
• 発生した熱を冷却できるか
• 大規模な回路を高い歩留まりで製造できるか

トランジスタ密度だけを高めても、電源配線や信号配線の混雑が残れば、システム全体の性能向上につながらない可能性があります。SPRは、まさにこの問題を狙った技術です。

設計者は、A16の改善余地を高い性能、低い消費電力、より多くの機能のいずれか、またはその組み合わせに配分できます。電力や冷却コストが大きな負担となるデータセンターでは、こうした柔軟なトレードオフが重要です。

N2PとA14の間をつなぐA16

TSMCのロードマップでは、A16はN2およびN2P世代と、1.4nm級のA14の間に位置付けられています。A14は2028年の量産開始が予定されています。

この意味でA16は、単なる新しいノード名ではなく、TSMCが高性能チップ向けに裏面電源供給を本格導入するための橋渡し役です。ナノシート技術を引き継ぎながら、電源供給という設計・実装上の重要な変更を先行して投入します。

もっとも、2026年のロードマップをめぐる報道には揺れもあります。A16が2027年にずれ込む可能性を指摘した記事がある一方、その後の報道や技術資料では2026年後半、または第4四半期の生産目標が示されています。現時点で最も慎重な表現は、「2026年第4四半期が報告上の目標であり、商業量産がすでに保証されたわけではない」というものです。

SamsungやIntelとの競争で何を意味するか

Samsung Foundryの1.4nm級プロセス「SF1.4」は、従来の2027年目標から2029年へ後ろ倒しになったと報じられています。同社は2nmファミリーの歩留まりや製造安定性、顧客認証を優先する方針とされています。

このスケジュール通りなら、TSMCはSamsungの1.4nm級プロセスが量産に入る前に、A16を立ち上げ、さらに2028年予定のA14へ進む時間を得ることになります。ただし、Intelも18Aや計画中の14Aを通じて先端プロセスと裏面電源供給の競争に参加しています。

ここで注意したいのは、「1.6nm」「1.4nm」といったノード名を、異なるファウンドリー間でそのまま比較できないことです。名称の数字よりも、実際には次の要素が重要です。

• 製造歩留まり
• 設計ツールや標準セルなどの設計環境
• 顧客による認証と採用
• 先端パッケージングの能力
• コスト
• 完成品チップとしての性能と信頼性

したがって、A16の量産計画はTSMCの競争力を高める材料ではあるものの、それだけでIntelやSamsungをあらゆる技術・商業指標で上回ると断定することはできません。最終的な評価は、顧客がA16の技術目標を高い歩留まりで製品化し、十分な規模で出荷できるかどうかにかかっています。

約294億ドルの投資はA16単独の費用ではない

TSMCの取締役会は、先端プロセスと先端パッケージングの生産能力拡大などに向け、約294億4,250万ドルの投資を承認したと報じられています。投資には、先端プロセスやパッケージングの拡張に加え、成熟・特殊プロセスの更新、新工場の建設なども含まれます。

また、TSMCの2026年設備投資計画は600億〜640億ドルに引き上げられたと報じられています。

これらの金額は、A16だけを製造するための費用ではありません。複数世代のプロセス、工場、設備、先端パッケージングを支える、より広範な生産能力・インフラ投資として理解する必要があります。

AIチップではCoWoSの供給力も決定的

AIチップの製造では、先端ロジックのウェハーを作るだけでは製品は完成しません。高帯域幅メモリー（HBM）、基板、インターポーザー、組み立て、テスト、そして複数のチップを一体化する先端パッケージングが必要です。

TSMCの先端パッケージング技術「CoWoS（Chip on Wafer on Substrate）」は、AI需要の急増を受けて注文が逼迫し、容量が埋まった状態が続いていると報じられています。

業界報道では、共通の大口顧客向けに、一部のバックエンド工程がIntelのマレーシア拠点へ流れる動きも伝えられています。これはパッケージング能力不足への限定的なサプライチェーン上の対応であり、TSMCがCoWoSの中核技術や製造基盤を広範に移管したことを意味するものではありません。

TSMCは同じ需要圧力に対応するため、IntelのEMIBに似たパッケージング方式の開発も進めていると報じられています。 この動きが示すのは、先端プロセスの優位性だけではAIハードウェアの出荷速度を決められないという現実です。ウェハーが完成しても、HBM、基板、インターポーザー、組み立て、テストのどこかが不足すれば、最終製品は出荷できません。

半導体業界は「競争」から競争と分業の時代へ

A16をめぐる動きは、半導体製造の競争軸が変化していることも示しています。AIシステムは、ファウンドリー、メモリーメーカー、基板メーカー、パッケージング企業、テスト会社、そして複数地域の製造拠点を組み合わせて初めて成立します。

TSMCは先端ロジックとCoWoSで中心的な役割を担い、Intelは先端プロセスに加えて代替的なパッケージング能力を提供できます。マレーシアや台湾などの拠点も、バックエンド製造の異なる工程で貢献します。競合企業間で一部のパッケージング工程が融通されるという報道は、競争が消えたことを示すものではありません。むしろ、AI需要の規模が拡大し、エコシステム全体の生産能力そのものが商業上の重要要素になったことを示しています。

A16の評価で本当に問われるのは、ファウンドリーが最も小さい数字のノードを発表したかどうかだけではありません。顧客認証済みのウェハー、利用可能な設計環境、安定した歩留まり、そしてAIシステムを大規模に出荷できる先端パッケージング能力まで、一体で提供できるかどうかです。