TSMC、「COUPE」でシリコンフォトニクス生産能力を50倍に拡大——NVIDIA・Broadcomが先行顧客に

生産能力目標：月産500枚から2.5万枚へ

拡大計画は明確に段階分けされている。Commercial TimesやTrendForceの最近の報道によると、TSMCのPIC生産能力は、現在の月産約500枚から、2026年第2四半期には月産1万枚、同年第四四半期には1.5万枚へと上昇し、2028年の目標は少なくとも月産2.5万枚とされている^MTT。

1枚のウエハーから約648個のダイが取れると仮定すると、2028年の生産ペースでは、フル稼働時に年間約1億9400万個のPICダイが生産される計算になる^T1。比較として、現在の月産約500枚という生産能力では、年間約400万個のダイ生産となる^T。

主要顧客：NVIDIAとBroadcomが先陣を切る

NVIDIAとBroadcomは、COUPEの量産における主要な先行顧客として特定されており、すでに発注が行われているとの報道もある^MAE。2026〜2027年の立ち上げ初期におけるPIC生産能力には限りがあるため、この2社が初期の出荷を優先的に受けると見られている^T。

NVIDIAは光サプライチェーンの確保に積極的に動いている。2026年3月には、LumentumとCoherentにそれぞれ20億ドル、合計40億ドルを投資し、高性能レーザーチップや先端光学材料に関する複数年にわたる調達契約を確約した^EL。NVIDIAは、TSMCのSoIC技術を活用し、2026年下半期にはCOUPEベースのスイッチ（Spectrum-Xイーサネットフォトニックスイッチなど）を展開する計画である^R。

テクノロジー：COUPE + SoIC-X

COUPEは、本質的にはパッケージングにおけるイノベーションである。TSMCの先端パッケージング技術「SoIC-X（System on Integrated Chips）」を用いて、電子集積回路（EIC）をフォトニック集積回路（PIC）の直上に、ハイブリッド銅-銅接合で積層する^STS。EICは65nm級プロセスノードで製造され、PICが光信号処理を担当する^SS。

このヘテロジニアス集積化こそが鍵である。電子ダイとフォトニックダイを10マイクロメートル未満のピッチで接合することで、従来のプラガブル光モジュールと比較して、消費電力で5〜10倍、レイテンシで10〜20倍の改善、そしてよりコンパクトなフットプリントを実現する、とTSMCは主張している^T。

このアプローチは幅広いエコシステムを惹きつけている。TSMCはEDAツールベンダーのAnsys、Synopsys、Cadenceと提携してフォトニック設計をサポートしており、Himaxは第1世代および第2世代のCOUPE向けマイクロレンズアレイの独占サプライヤーとして確認されている^SLM。

CPO市場、2026年に転換点を迎える

2026年は、Co-Packaged Optics（CPO）がパイロット展開から本格的な商業生産へと移行する年として広く認識されている^HG。複数の市場調査レポートがこのタイムラインに収束しており、CPO市場は2026年に22億〜42億ドルと推定され、2031年まで年率25〜35%で成長すると予測されている^G。IDTechExは、2026年から2036年にかけて37%の年平均成長率（CAGR）で市場が拡大し、2036年には200億ドルを超えると予測している^I。

AIデータセンターが主要な需要ドライバーである。NVIDIAのSpectrum-6イーサネットスイッチ（CES 2026で発表）は、統合シリコンフォトニックエンジンを使用して409.6 Tbpsの総帯域幅を実現し、前世代と比較してインターコネクト消費電力を5分の1に削減している^M。BroadcomやMarvellも、1.6Tbps以降をターゲットにしたCPOプラットフォームの開発を進めている^AP。

電力効率の向上は説得力がある。2025年初頭の従来の銅配線やプラガブルシステムでは1ビットあたり12〜15ピコジュール（pJ/bit）を消費していたのに対し、BroadcomやNVIDIAの新しいCPOシステムは5 pJ/ビット以下で動作し、将来的には1 pJ/ビット未満を目指すロードマップが描かれている^MF。

歩留まりの課題とパッケージングの制約

拡大計画には大きなリスクも伴う。初期生産におけるSoIC積層の歩留まりは約50%と推定されており、生のPICダイ数に対して完成する光エンジンの数が実質的に半分になる可能性がある^T1。さらに下流の組み立て歩留まりの損失も考慮すると、実際の光エンジン出荷数はさらに少なくなり、現在の能力では推定3900万個、2028年の目標達成時でも4億8600万個程度と試算されている（生のダイ数は1億9400万個）¹。

先端パッケージング能力自体もボトルネックである。TSMCのCoWoS（Chip-on-Wafer-on-Substrate）容量は2026年を通じて完売しており、CEOのC.C. Wei氏もCoWoSが非常に逼迫していることを公に認めている^O。TSMCはCoWoS能力を2022年から2027年にかけて80%以上のCAGRで拡大すると予測しているが、シリコンフォトニクスはGPUやHBM統合ですでに逼迫している同じ先端パッケージング複合体（CoWoSやSoIC）を争奪することになる^TB。業界アナリストは、TSMCのシリコンフォトニクス能力が、CoWoSに次ぐAIサプライチェーンの次なるボトルネックになる可能性があると指摘している^MB。

まとめ：TSMCのPIC生産能力ロードマップ

結論

TSMCは、COUPE/SoIC-Xプラットフォームを核とし、AIデータセンター需要を原動力に、シリコンフォトニクスにおいて歴史的に野心的な能力拡大を遂行している。現在の500枚から2028年までに2.5万枚への増強は、わずか3年足らずで50倍の増加を意味し、AIハードウェアサプライチェーン全体に影響を及ぼす。しかし、歩留まりの成熟度（特にSoIC積層歩留まりが約50%であること）と、先端パッケージング全体のボトルネックが、当面の最大のリスクである^MHTM。

もしこの計画が成功すれば、TSMCの光への賭けは、AI時代のインターコネクト技術における中核的なファウンドリとしての地位を確固たるものにし、その支配力をロジックや先端パッケージングから光学領域へと拡大することになるだろう。