ファーウェイ「Kirin 2026」、EUVなしで238 MTr/mm²を達成——3D積層「LogicFolding」がもたらす半導体の新時代

2026年5月、上海で開催されたIEEE国際回路システムシンポジウム（ISCAS 2026）において、ファーウェイの半導体部門トップ、何庭波（He Tingbo）氏は、同社独自の「Tau（τ）スケーリング則」Version 2を発表し、次期フラッグシッププロセッサ「Kirin 2026」の詳細な生産データを公開しました。

Kirin 2026は、新しい3Dアーキテクチャ「LogicFolding」を採用した初の商用チップです。この技術は、トランジスタの微細化やEUV（極端紫外線）リソグラフィに頼らずに、大幅な性能向上を実現するという点で、半導体業界に大きな衝撃を与えています。

Tauスケーリング則論文が明らかにした生産データ

何庭波氏は、過去6年間にわたり、Tauスケーリング則に基づいて設計・量産されたチップが381個にのぼることを明らかにしました。これらはスマートフォン、AIアクセラレータ、車載機器、通信インフラなど幅広い分野で使用されています。

Kirin 2026に関する主要な公表データは以下の通りです。

• トランジスタ密度： 1平方ミリメートルあたり2億3800万個（238 MTr/mm²）。これは従来世代の155 MTr/mm²から、同一プロセスノードで53.5～55%の増加となります。
• エネルギー効率： パフォーマンスコアの電力効率が40～41%改善されました。
• 最大クロック周波数： パフォーマンスコアで約3.1 GHzを達成。
• 将来ロードマップ： 同社はTauスケーリング則に基づくハイエンドチップが、2031年までに1.4nm（14Å）プロセス相当のトランジスタ密度に達するとの目標を掲げています。

LogicFoldingが信号伝搬を改善する仕組み～1.5 µmボンディングピッチの威力

LogicFoldingは、従来は平面的な単一層に配置されていた論理回路を、2つ以上の垂直に積層されたアクティブ層に「折り畳む」3Dチップアーキテクチャです。その根幹は、以下の2つの相互に関連する革新技術によって成り立っています。

• クリティカルパス配線の短縮： 重要な論理経路を積層層に分散配置することで、信号が伝わる物理的な距離を劇的に短縮。これにより、信号伝搬遅延の主要因であるRC（抵抗・容量）遅延を削減します。
• 超微細1.5 µmハイブリッドボンディングピッチ： Kirin 2026は、先端のウェハ対ウェハ・ハイブリッドボンディング技術により、1.5 µmピッチという極めて細かい接続を実現しています。これは従来のTSV（シリコン貫通電極）と比較して16～36倍の高密度な垂直配線を可能にし、ダイ間でのきめ細かなアーキテクチャ分割を実現、配線の最適化をさらに推し進めます。

これらの組み合わせ効果により、トランジスタの微細化に頼ることなく、Tauスケーリング則の中心目標である時定数τ（信号伝搬遅延） を直接的に圧縮することに成功しています。何庭波氏は、「LogicFolding以前は、トランジスタ密度を126 MTr/mm²から155 MTr/mm²に引き上げるのに3年を要したが、LogicFoldingは1世代で238 MTr/mm²へのジャンプを達成した」と述べています。

微細化なしで実現したトランジスタ密度

Kirin 2026は、より微細な製造ノードに移行することなく、238 MTr/mm²という高いトランジスタ密度を実現しました。この密度は、TSMCの3nmプロセスやIntelの18Aノードに匹敵するものです。これは、中国国内の既存の製造インフラ（SMICの7nm級DUVベースプロセスと広く見られている）上で達成されました。

指標	LogicFolding導入前	LogicFolding導入後	改善率
トランジスタ密度	155 MTr/mm²	238 MTr/mm²	+53.5～55%
エネルギー効率 (P-core)	基準値	+40～41%
最大クロック周波数	約2.7 GHz (推定)	約3.1 GHz
プロセスノード	変更なし	変更なし	N/A

この戦略が米国EUV輸出規制を回避する理由

米国の輸出規制により、ファーウェイは7nm以下の最先端パターンを形成するために不可欠なASML製EUV露光装置を購入することができません。ファーウェイの戦略は、以下の複数の連携した方策によってこの制約を回避しています。

• 指標の転換： 「Tauスケーリング則」は、ムーアの法則のような幾何学的なスケーリングではなく、時間スケーリングに焦点を当てています。具体的には、リソグラフィの微細化ではなく、アーキテクチャと3D実装の革新を通じて信号伝搬遅延（τ）を最適化します。
• リソグラフィ非依存の密度向上： LogicFoldingによる密度増加は、より微細なフォトリソグラフィによるものではなく、垂直積層と短い配線に起因します。これにより、ファーウェイは制裁下で利用可能なプロセスノードから、より高い性能を引き出すことができます。
• ハイブリッドボンディング：」EUVの代わりとしての役割： ファーウェイが採用する1.5 µmという攻撃的なハイブリッドボンディングピッチは、垂直方向の高密度配線をEUV装置なしで実現します。アナリスト企業のSemiAnalysisは、この技術でファーウェイが先進的なハイブリッドボンディング分野で競合他社を追い越した可能性を指摘しています。
• 2031年ロードマップへの道： LogicFoldingスタイルの3D集積技術を洗練させることで、ファーウェイはEUVツールにアクセスすることなく、2031年までに1.4nmプロセス相当のトランジスタ密度に到達できると主張しています。

NVIDIAのCEOであるジェンスン・フアン氏は、Tauスケーリング則について「ブレークスルーだ」と評価する一方で、「TSMCにとって脅威ではない」とコメントしています。

重要な注意点：独立した検証はまだない

ファーウェイは、Kirin 2026を製造している中国のファウンドリ（SMICと広く見られている）を正式に開示しておらず、独立したベンチマークデータも公開していません。The RegisterやTech Timesを含む複数のアナリストや報道機関は、サードパーティによる性能確認が行われるまで、これらの主張は注意深く扱うべきであると指摘しています。独立した検証が行われるまでは、報告された数値はあくまでファーウェイ自身の主張であることに留意する必要があります。