Kirin 2026に関する主要な公表データは以下の通りです。
LogicFoldingは、従来は平面的な単一層に配置されていた論理回路を、2つ以上の垂直に積層されたアクティブ層に「折り畳む」3DチップアーキテクチャですCN。その根幹は、以下の2つの相互に関連する革新技術によって成り立っています。
これらの組み合わせ効果により、トランジスタの微細化に頼ることなく、Tauスケーリング則の中心目標である時定数τ(信号伝搬遅延) を直接的に圧縮することに成功していますGNE。何庭波氏は、「LogicFolding以前は、トランジスタ密度を126 MTr/mm²から155 MTr/mm²に引き上げるのに3年を要したが、LogicFoldingは1世代で238 MTr/mm²へのジャンプを達成した」と述べていますTY。
Kirin 2026は、より微細な製造ノードに移行することなく、238 MTr/mm²という高いトランジスタ密度を実現しましたTCC。この密度は、TSMCの3nmプロセスやIntelの18Aノードに匹敵するものです。これは、中国国内の既存の製造インフラ(SMICの7nm級DUVベースプロセスと広く見られている)上で達成されましたBHU。
| 指標 | LogicFolding導入前 | LogicFolding導入後 | 改善率 |
|---|---|---|---|
| トランジスタ密度 | 155 MTr/mm² | 238 MTr/mm² | +53.5~55% TCC |
| エネルギー効率 (P-core) | 基準値 | +40~41% TPS | |
| 最大クロック周波数 | 約2.7 GHz (推定) | 約3.1 GHz PSN | |
| プロセスノード | 変更なし | 変更なし | N/A |
米国の輸出規制により、ファーウェイは7nm以下の最先端パターンを形成するために不可欠なASML製EUV露光装置を購入することができません。ファーウェイの戦略は、以下の複数の連携した方策によってこの制約を回避しています。
NVIDIAのCEOであるジェンスン・フアン氏は、Tauスケーリング則について「ブレークスルーだ」と評価する一方で、「TSMCにとって脅威ではない」とコメントしていますN。
ファーウェイは、Kirin 2026を製造している中国のファウンドリ(SMICと広く見られている)を正式に開示しておらず、独立したベンチマークデータも公開していませんCHY。The RegisterやTech Timesを含む複数のアナリストや報道機関は、サードパーティによる性能確認が行われるまで、これらの主張は注意深く扱うべきであると指摘していますTCYY。独立した検証が行われるまでは、報告された数値はあくまでファーウェイ自身の主張であることに留意する必要があります。