量子コンピュータを商用化するには、物理量子ビットを増やすだけでは足りません。計算中の誤りを抑え、極低温で動かすための配線と制御系を拡張し、しかも古典コンピュータより顧客にとって得な仕事を実証する必要があります。

IBMとIntelはこの難題の異なる部分に取り組んでいます。IBMは、当面のノイジーな装置で使える誤り緩和と、超伝導プロセッサーをつなぐモジュール型設計を並行して進めます。Intelはシリコン・スピン量子ビットと極低温制御技術を開発し、量子をCPU・GPUと組み合わせる計算資源として捉えています。

IBMの「spacetime PEC」：検出可能な故障を除外し、残りを補正する

IBMのspacetime probabilistic error cancellation（spacetime PEC）は、すべての誤りを完全に訂正する手法ではありません。二つの手法を組み合わせ、ノイズの影響を少なく見積もるための誤り緩和です。

まず、時空間コードに基づく誤り検出層が、補助量子ビットと、回路の量子ビット配置・時間方向にまたがるチェックを用いて異常を探します。チェックに反した実行結果（ショット）は、後選択によって除外されます。次に、検出をすり抜けた残余の誤りに対して、**確率的誤りキャンセル（PEC）**を適用します。PECは、回路を変形した複数の実行結果をサンプリングし、重み付けして統計的に合成することで、誤りの影響を推定・相殺しようとするものです。

重要なのは、これはフォールトトレラントな量子誤り訂正ではない点です。現在の物理量子ビットを、いつまでも信頼できる論理量子ビットへ変えるものではありません。ノイズのあるプロセッサーから得る推定値を改善する、過渡期の技術と位置付けるのが適切です。

「最大63倍」が示すもの、示さないもの

研究チームは、IBMの超伝導プロセッサーibm_aachenで横磁場イジング模型のシミュレーションを実施しました。プレプリントによれば、この併用プロトコルはトロッター分解6ステップまで平均磁化を統計的不確かさの範囲内で再現し、後選択なしのPECと比べて、推定サンプリング負荷を最大63分の1にしました。

ただし、この数字を「計算時間が63倍速くなった」「汎用的な量子優位性を達成した」と読むのは誤りです。これはこの実験における推定サンプリングコストの比較です。後選択では一部の測定結果を捨てる必要があり、PECもノイズを十分にモデル化できることに依存します。また、成果は査読済み論文ではなくarXivのプレプリントです。

とはいえ、検出できる故障は先に取り除き、コストの高い統計的緩和を検出不能な誤りへ集中させる、という考え方には実用的な意味があります。ノイジーな量子計算で扱える問題の範囲を広げる可能性はありますが、長期的に必要となる能動的な誤り訂正や論理量子ビットを不要にするものではありません。

IBMが「冷凍機」を作り直す理由

超伝導量子プロセッサーでは、冷却装置そのものがスケーリングの制約になります。量子ビットごとに制御・読み出し用の接続が必要であり、プロセッサー数を増やすほど、従来型の極低温装置内では配線密度と相互接続が難しくなります。

IBMは、箱型の極低温セル2基を一つの動作環境として接続し、15ミリケルビン未満まで冷却しました。セル間は、量子ケーブルを通す熱的に遮蔽されたトンネルで結ばれています。各セルは既存の希釈冷凍技術を使いますが、横に並べられる箱型にすることで、配線とチップ間接続のための空間を増やす設計です。IBMによると、各モジュールの真空容器は、同社で広く使われる量子システムの容器と比べて最大12倍の配線スペースを持ちます。

商用化の観点で重要なのは、巨大な単一プロセッサーを一台の冷凍機に押し込むのではなく、短く保護された接続で複数のプロセッサーを結ぶアーキテクチャーを目指していることです。これにより、能力の追加と、長い外部配線に伴うルーティングの複雑さの低減を両立させようとしています。

Nighthawk、2027年の1,000量子ビット、2029年のStarling

IBMは次の検証段階として、このモジュール型システムにNighthawkプロセッサーを導入する計画です。ロードマップでは、接続したプロセッサー全体で2027年までに少なくとも1,000のプログラム可能量子ビット、そしてフォールトトレラント・システムとして計画されるIBM Quantum Starlingを2029年に掲げています。1718

いずれも現時点で提供済みの機能ではなく、ロードマップ上の目標です。それでも、IBMが誤り処理、モジュール構造、相互接続、配線、極低温運用を、別々ではなく一つの拡張課題として扱っていることは明確です。

Intelの賭け：量子はCPU・GPUと並走する

Intelのリップブー・タンCEOは、量子プロセッサーをCPUとGPUに続く「第三の計算ハードウェア」として描いています。ただし、量子が既存コンピューティングを置き換えるという構図ではありません。CPUやGPUがワークフローの制御と通常の計算を担い、量子プロセッサーは量子アルゴリズムに意味のある優位性が見込める特定タスクだけを処理する、というハイブリッド型の考え方です。5

これは「量子がすべてを置換する」という主張より限定的ですが、現実的でもあります。量子ワークフローは、急速に進化するHPC（高性能計算）やAIシステムと比べて、追加のハードウェア、ソフトウェア、運用の複雑さに見合う価値を示さなければなりません。

Tunnel Falls：シリコン・スピン量子ビットの研究基盤

IntelのTunnel Fallsは、研究コミュニティー向けに提供された12量子ビットのシリコン・スピン量子プロセッサーです。量子ビットの動作、特性評価、製造、スケーリングを、半導体製造に近い手法で研究するための基盤となります。Intelはこれを、完成した商用製品ではなく、フルスタックの商用量子システムに向けた一歩と説明しています。

シリコン・スピン量子ビットの魅力は、技術が成熟すれば、従来の半導体生産で培われた製造手法や工程管理を活用できる可能性にあります。ただしTunnel Fallsは研究規模の装置であり、フォールトトレランスに必要な規模でこの可能性が実証されたわけではありません。

Horse Ridge II：制御エレクトロニクスを量子ビットに近づける

量子ビットを増やすには、制御も大きな課題です。Horse Ridge IIは、量子ビットの操作・読み出しを担う古典的な電子回路との統合を密にするIntelの極低温量子制御チップの取り組みです。Intelは極低温制御を量子システム開発の重要要素と位置付けており、同プログラムについての報道ではHorse Ridge IIは約4ケルビンで動作するとされています。

制御の一部を極低温環境へ近づける狙いは、室温側から引き込む大量のケーブルへの依存を減らすことです。システム規模の拡大に伴い、こうした配線束はボトルネックになり得ます。Tunnel FallsとHorse Ridge IIは、Intelが量子ビットそのものと、それを動かす制御スタックの双方を開発していることを示しています。

2020年代末へ競争は集中、だが市場は未証明

業界の目標年は2020年代末に集まりつつあります。MicrosoftはMajorana 2の取り組みを根拠に、2029年に商業的に有用な量子マシンを実現する目標を示しています。同社は新システムの量子ビット寿命の平均を約20秒と報告していますが、これらは企業自身によるマイルストーンと目標であり、商用のフォールトトレラント機がすでに導入されたことを意味しません。29

一方、Amazonの幹部ピーター・デサンティス氏はより慎重です。同氏は、最初の商業的に有用な小規模量子コンピュータが登場するまでには5～7年かかるとの見通しを示しました。6 これは2030年代初頭を指し、ハードウェア上の達成と、繰り返し収益を生む事業価値との違いを浮き彫りにします。

Intelが誤り訂正、用途、そして「誰が対価を払うのか」を重視する理由もここにあります。量子ビット数、冷却技術、誤り緩和コストの改善はいずれも必要条件ですが、それだけで需要は証明されません。最終的な試金石は、CPU・GPU・量子を組み合わせたワークフローが、古典システムでは同等に解けない、または同等の効率で解けない顧客課題に対し、検証可能な経済的優位性を出せるかどうかです。

現段階で、IBMのspacetime PECとモジュール型極低温装置、Intelのシリコン・スピン量子ビットと制御ハードウェアは、いずれも意味のある技術的前進です。ただしそれは、広く成立する量子コンピューティングがすでに到来した証明ではなく、「役に立つ量子コンピューティング」を可能にするための工程と見るべきでしょう。

量子コンピュータを商用化するには、物理量子ビットを増やすだけでは足りません。計算中の誤りを抑え、極低温で動かすための配線と制御系を拡張し、しかも古典コンピュータより顧客にとって得な仕事を実証する必要があります。

IBMとIntelはこの難題の異なる部分に取り組んでいます。IBMは、当面のノイジーな装置で使える誤り緩和と、超伝導プロセッサーをつなぐモジュール型設計を並行して進めます。Intelはシリコン・スピン量子ビットと極低温制御技術を開発し、量子をCPU・GPUと組み合わせる計算資源として捉えています。

IBMの「spacetime PEC」：検出可能な故障を除外し、残りを補正する

IBMのspacetime probabilistic error cancellation（spacetime PEC）は、すべての誤りを完全に訂正する手法ではありません。二つの手法を組み合わせ、ノイズの影響を少なく見積もるための誤り緩和です。

まず、時空間コードに基づく誤り検出層が、補助量子ビットと、回路の量子ビット配置・時間方向にまたがるチェックを用いて異常を探します。チェックに反した実行結果（ショット）は、後選択によって除外されます。次に、検出をすり抜けた残余の誤りに対して、**確率的誤りキャンセル（PEC）**を適用します。PECは、回路を変形した複数の実行結果をサンプリングし、重み付けして統計的に合成することで、誤りの影響を推定・相殺しようとするものです。

重要なのは、これはフォールトトレラントな量子誤り訂正ではない点です。現在の物理量子ビットを、いつまでも信頼できる論理量子ビットへ変えるものではありません。ノイズのあるプロセッサーから得る推定値を改善する、過渡期の技術と位置付けるのが適切です。

「最大63倍」が示すもの、示さないもの

研究チームは、IBMの超伝導プロセッサーibm_aachenで横磁場イジング模型のシミュレーションを実施しました。プレプリントによれば、この併用プロトコルはトロッター分解6ステップまで平均磁化を統計的不確かさの範囲内で再現し、後選択なしのPECと比べて、推定サンプリング負荷を最大63分の1にしました。

ただし、この数字を「計算時間が63倍速くなった」「汎用的な量子優位性を達成した」と読むのは誤りです。これはこの実験における推定サンプリングコストの比較です。後選択では一部の測定結果を捨てる必要があり、PECもノイズを十分にモデル化できることに依存します。また、成果は査読済み論文ではなくarXivのプレプリントです。

とはいえ、検出できる故障は先に取り除き、コストの高い統計的緩和を検出不能な誤りへ集中させる、という考え方には実用的な意味があります。ノイジーな量子計算で扱える問題の範囲を広げる可能性はありますが、長期的に必要となる能動的な誤り訂正や論理量子ビットを不要にするものではありません。

IBMが「冷凍機」を作り直す理由

超伝導量子プロセッサーでは、冷却装置そのものがスケーリングの制約になります。量子ビットごとに制御・読み出し用の接続が必要であり、プロセッサー数を増やすほど、従来型の極低温装置内では配線密度と相互接続が難しくなります。

IBMは、箱型の極低温セル2基を一つの動作環境として接続し、15ミリケルビン未満まで冷却しました。セル間は、量子ケーブルを通す熱的に遮蔽されたトンネルで結ばれています。各セルは既存の希釈冷凍技術を使いますが、横に並べられる箱型にすることで、配線とチップ間接続のための空間を増やす設計です。IBMによると、各モジュールの真空容器は、同社で広く使われる量子システムの容器と比べて最大12倍の配線スペースを持ちます。

商用化の観点で重要なのは、巨大な単一プロセッサーを一台の冷凍機に押し込むのではなく、短く保護された接続で複数のプロセッサーを結ぶアーキテクチャーを目指していることです。これにより、能力の追加と、長い外部配線に伴うルーティングの複雑さの低減を両立させようとしています。

Nighthawk、2027年の1,000量子ビット、2029年のStarling

IBMは次の検証段階として、このモジュール型システムにNighthawkプロセッサーを導入する計画です。ロードマップでは、接続したプロセッサー全体で2027年までに少なくとも1,000のプログラム可能量子ビット、そしてフォールトトレラント・システムとして計画されるIBM Quantum Starlingを2029年に掲げています。1718

いずれも現時点で提供済みの機能ではなく、ロードマップ上の目標です。それでも、IBMが誤り処理、モジュール構造、相互接続、配線、極低温運用を、別々ではなく一つの拡張課題として扱っていることは明確です。

Intelの賭け：量子はCPU・GPUと並走する

Intelのリップブー・タンCEOは、量子プロセッサーをCPUとGPUに続く「第三の計算ハードウェア」として描いています。ただし、量子が既存コンピューティングを置き換えるという構図ではありません。CPUやGPUがワークフローの制御と通常の計算を担い、量子プロセッサーは量子アルゴリズムに意味のある優位性が見込める特定タスクだけを処理する、というハイブリッド型の考え方です。5

これは「量子がすべてを置換する」という主張より限定的ですが、現実的でもあります。量子ワークフローは、急速に進化するHPC（高性能計算）やAIシステムと比べて、追加のハードウェア、ソフトウェア、運用の複雑さに見合う価値を示さなければなりません。

Tunnel Falls：シリコン・スピン量子ビットの研究基盤

IntelのTunnel Fallsは、研究コミュニティー向けに提供された12量子ビットのシリコン・スピン量子プロセッサーです。量子ビットの動作、特性評価、製造、スケーリングを、半導体製造に近い手法で研究するための基盤となります。Intelはこれを、完成した商用製品ではなく、フルスタックの商用量子システムに向けた一歩と説明しています。

シリコン・スピン量子ビットの魅力は、技術が成熟すれば、従来の半導体生産で培われた製造手法や工程管理を活用できる可能性にあります。ただしTunnel Fallsは研究規模の装置であり、フォールトトレランスに必要な規模でこの可能性が実証されたわけではありません。

Horse Ridge II：制御エレクトロニクスを量子ビットに近づける

量子ビットを増やすには、制御も大きな課題です。Horse Ridge IIは、量子ビットの操作・読み出しを担う古典的な電子回路との統合を密にするIntelの極低温量子制御チップの取り組みです。Intelは極低温制御を量子システム開発の重要要素と位置付けており、同プログラムについての報道ではHorse Ridge IIは約4ケルビンで動作するとされています。

制御の一部を極低温環境へ近づける狙いは、室温側から引き込む大量のケーブルへの依存を減らすことです。システム規模の拡大に伴い、こうした配線束はボトルネックになり得ます。Tunnel FallsとHorse Ridge IIは、Intelが量子ビットそのものと、それを動かす制御スタックの双方を開発していることを示しています。

2020年代末へ競争は集中、だが市場は未証明

業界の目標年は2020年代末に集まりつつあります。MicrosoftはMajorana 2の取り組みを根拠に、2029年に商業的に有用な量子マシンを実現する目標を示しています。同社は新システムの量子ビット寿命の平均を約20秒と報告していますが、これらは企業自身によるマイルストーンと目標であり、商用のフォールトトレラント機がすでに導入されたことを意味しません。29

一方、Amazonの幹部ピーター・デサンティス氏はより慎重です。同氏は、最初の商業的に有用な小規模量子コンピュータが登場するまでには5～7年かかるとの見通しを示しました。6 これは2030年代初頭を指し、ハードウェア上の達成と、繰り返し収益を生む事業価値との違いを浮き彫りにします。

Intelが誤り訂正、用途、そして「誰が対価を払うのか」を重視する理由もここにあります。量子ビット数、冷却技術、誤り緩和コストの改善はいずれも必要条件ですが、それだけで需要は証明されません。最終的な試金石は、CPU・GPU・量子を組み合わせたワークフローが、古典システムでは同等に解けない、または同等の効率で解けない顧客課題に対し、検証可能な経済的優位性を出せるかどうかです。

現段階で、IBMのspacetime PECとモジュール型極低温装置、Intelのシリコン・スピン量子ビットと制御ハードウェアは、いずれも意味のある技術的前進です。ただしそれは、広く成立する量子コンピューティングがすでに到来した証明ではなく、「役に立つ量子コンピューティング」を可能にするための工程と見るべきでしょう。