ファーウェイKirin 2026のLogicFoldingを解説：3D積層は省電力化の切り札になるか

ファーウェイの「LogicFolding（ロジックフォールディング）」は、より新しい製造プロセスでトランジスタを小さくする代わりに、物理設計と3D集積によって性能と電力効率を引き上げようとする手法です。Kirin 2026では、回路を2層のアクティブシリコンに分割し、向かい合わせにした面を高密度ハイブリッドボンディングで接合する構想です。頻繁に通信する回路同士を近づけ、信号が走る距離を短くすることが狙いです。23

ただし、ここで示される改善幅は、Kirin 9030 Proとの比較におけるファーウェイの公表値であり、同社の測定手法に基づくものです。新しいリソグラフィー世代と同等の成果を意味するわけではなく、すべての用途で同じ効果が出ることを示すものでもありません。23

LogicFoldingで何が変わるのか

一般的な平面チップでは、ロジックの大半が1枚のシリコン平面に配置されます。設計が大規模になるほど、データ信号やクロック信号の一部は長い金属配線を横断しなければなりません。LogicFoldingでは、デジタル、アナログ、メモリーの回路を上下に積んだアクティブ層へ分け、高密度のハイブリッドボンドで垂直に接続します。23

報道で紹介されたファーウェイのTau Scaling関連資料によると、Kirin 2026ではハイブリッドボンディングのピッチは約1.5µm、垂直接続は約5000万本とされます。同社の測定方法では、トランジスタ密度はKirin 9030 Proの155 MTr/mm²から238 MTr/mm²へ上がり、同じプロセスノードで約53.5〜55％増えたとされます。35

このため、この密度の伸びは「実効密度」と呼ぶのが適切です。トランジスタ1個1個を必ずしも微細化したのではなく、回路の置き方と接続方法を再編したことで得られる改善だからです。

配線が短いとなぜ速く、低消費電力になるのか

長い金属配線には、電気抵抗と容量が伴います。信号が長い配線を通るには時間がかかり、配線の容量を充放電するたびに動的電力も消費します。

相互に強く連携するロジックを上下の層に対向配置できれば、LogicFoldingは選択した長い横配線を、はるかに短い垂直接続へ置き換えられます。原理上、これは次の効果につながります。

• タイミング上重要な経路の遅延を減らす
• クロック配線を短くする
• 信号リピーターやクロックバッファーの必要数を減らす
• 配線容量を抑える
• 同じ性能をより低い電圧で実現する、またはタイミング余裕を増やす

これが、ファーウェイが掲げるTau（τ）Scalingの考え方です。同社は、半導体の進歩をトランジスタ寸法だけでなく、回路やシステム内を信号が移動する時間でも捉えるべきだとし、LogicFoldingを信号伝搬遅延の圧縮、密度向上、エネルギー効率改善の手段として位置付けています。

焦点は「計算」よりデータ移動

ファーウェイは、トランジスタのスイッチングに電力が不要だと主張しているわけではありません。大規模な現代プロセッサーでは、データの移動やクロック配信が動的電力の相当部分を占め得る、というのが同社の論点です。長い金属配線を信号が通るたび、またその配線を駆動するためにバッファーを入れるたび、スイッチング活動は増えます。

したがって重要になるのが、物理的な局所性です。データを生成するブロックと消費するブロックを近くに置ければ、チップ内部で信号を運ぶ時間と電力を減らせる可能性があります。LogicFoldingは、パッケージ技術であると同時に、回路間の距離を縮めるための設計戦略でもあります。2

Kirin 2026で公表された改善幅

Kirin 9030 Proとの比較でファーウェイが掲げるのは、同等性能（iso-performance）での指標です。同社は、新アーキテクチャーにより総消費電力を41％削減し、測定上のトランジスタ密度を約55％向上できると説明しています。また、所定の動作条件では電力密度が5.6％低下したとしています。47

同社資料を基にした報道では、従来の平面設計との比較で、NPUの電力は66％低下、GPUは58％低下、CPUの高性能コアは41％低下したとも説明されています。1

こうした差は、アーキテクチャー上は理解しやすい傾向です。NPUやGPUには、規則的で通信量の多い並列ユニットが多数存在します。データの生産側、消費側、ローカルストレージを上下層に近接配置できる余地が大きいためです。一方でCPUも短い配線の恩恵は受けられますが、処理の依存関係による制約がより強くなります。

直列的なCPU処理は加速しにくい

CPUでは、ある命令の結果が次の命令の入力になる直列的な命令列を頻繁に処理します。この依存関係の連鎖があるため、処理をチップ内の別の場所へ自由に分割したり、並列化したりはできません。

3D配置で一部の配線やクロックのコストを下げることは可能ですが、前の計算結果を待たなければならないという根本的な制約まではなくせません。NPUやGPUよりCPUの公表電力削減幅が小さい背景の一つは、ここにあります。1

熱・歩留まり・コストという実装上の壁

アクティブなロジック層を積むと、実装は難しくなります。高密度に集まった複数の動作層から熱を逃がす必要があり、電源供給、テスト、修復、デバッグも複雑になります。ウエハーの位置合わせや接合不良は製造歩留まりに影響し得ますし、多層構造は工程とパッケージのコストを押し上げる可能性があります。

3D集積の価値は、魅力的な物理設計を示すだけでは決まりません。信頼性を保ちつつ量産できるかが重要です。ロイターは、ファーウェイの広範なアプローチを制裁による制約への対応策となり得るものとしながらも、それが真の技術的突破口に当たるかは未解決だと伝えています。

Kirin 2027で掲げる次の段階

ファーウェイの次期ロードマップはさらに積極的です。Kirin 2027では、1µmのハイブリッドボンディング・ピッチ、1億本超の垂直接続を目標に掲げています。同社は、同等性能時の電力を47％削減する目標と、1億本超の垂直接続を維持しながら720nmの最上層金属ピッチを目指す長期計画も示しています。これらは将来目標であり、独立して検証された量産製品の実績ではありません。15

接合ピッチが細かくなれば、垂直接続を利用できるロジックの範囲は広がり得ます。その一方で、位置合わせ、欠陥管理、設計ツール、熱対策、テストに求められる水準も一段と高くなります。

米国の輸出規制下での意味

LogicFoldingが戦略的に注目されるのは、最先端の露光装置へのアクセスだけに依存せず、既存のプロセス技術から能力を引き出そうとするためです。ただし、製造上の制約そのものを消し去る技術ではありません。先端ノードの中国での生産に関係するチップ、装置、関連技術には、先端半導体を対象とする輸出管理が引き続き関わります。

したがって、ファーウェイの3Dアプローチは、微細化を補うスケーリング手段と捉えるべきです。一定のプロセス技術から性能を引き出す余地を広げる可能性はありますが、高度な接合、計測、設計自動化、製造運用がなお不可欠です。

結論

Kirin 2026のLogicFoldingは、チップのスケーリングを**「信号の移動距離を短くする」**という軸で捉え直す提案です。ハイブリッドボンディングでつないだ2つのアクティブ層により、配置密度を高め、長い配線に伴う遅延とエネルギーを減らせる可能性があります。特にNPUやGPUのように、並列処理とデータ移動の比重が大きいブロックで効果が期待されます。

約55％の実効トランジスタ密度向上、同等性能で41％の電力削減という数値は、現時点ではファーウェイ公表の主張です。約束された効率、熱、歩留まり、コストの水準を満たし、スマートフォン向けプロセッサーとして大規模に量産できるかどうかが、最終的な試金石となります。237