Tau法則は、トランジスタ寸法だけでなく、チップやシステム内で信号・データが移動する時間を縮めることを進歩の軸に据える考え方だ。 LogicFoldingは、頻繁に通信する回路ブロックを3次元的に近づけ、長い配線とクリティカルパスの遅延を減らすことを狙う設計アーキテクチャである。
研究の答え

Create a landscape editorial hero image for this Studio Global article: How is Huawei using “Tau Law” (also called He Law)—a time-domain optimization approach aligning devices, circuits, chips, and systems across. Article summary: Huawei is using Tau (τ) Scaling Law—sometimes informally called “He’s Law,” after semiconductor chief He Tingbo—as a design-and-system scaling strategy rather than a literal substitute for transistor miniaturization. Its. Topic tags: general, general web, user generated, news. Style: premium digital editorial illustration, source-backed research mood, clean composition, high detail, modern web publication hero. Use reference image context only for broad subject, composition, and topical grounding; do not copy the exact image. Avoid: logos, brand marks, copyrighted characters, real person likenesses, fake screenshots, UI text, readable text, watermarks, charts w
Huaweiが打ち出したTau(τ)Scaling Lawは、半導体の進歩を「トランジスタをどこまで微細化できるか」だけで測らない考え方だ。代わりに重視するのは、回路やコンピューティングシステム内を信号・データが移動する時間である。
先端露光装置へのアクセスが制約されるHuaweiにとって、これは単なる設計思想ではない。回路構成、配線、3D統合、パッケージングを最適化し、最先端の製造ノードへの依存を相対的に下げながら性能と密度を高めようとする戦略でもある。7
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従来の半導体スケーリングでは、製造上の寸法を縮め、同じ面積により多くのトランジスタを載せることが中心だった。しかし微細化が原子に近いスケールへ進むと、トランジスタそのものだけではなく、配線を信号が通る遅延やデータ移動が大きな制約になりやすい。
Tau法則は、こうした「幾何学的な縮小」に対し、時間スケーリングを進歩の指標として提案する。デバイス、回路、チップ、システムの各層で信号伝搬遅延と実行時間を縮め、性能、電力効率、トランジスタ密度の向上につなげるという位置付けだ。7
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これは、物理的な微細化の価値がなくなったという主張ではない。Huaweiのポイントはより限定的で、ロジックの配置、配線、統合方法を改善すれば、最先端リソグラフィ工程だけに頼らずとも性能や効率、実効的な密度を高められる、というものだ。7
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Tau法則を具体化するアーキテクチャとしてHuaweiが示したのがLogicFoldingである。公表内容と報道によれば、ロジックを3次元的に構成し、頻繁に通信するブロック同士を近接させる。これにより、長い水平配線を短くし、重要な信号経路の遅延を抑えることを狙う。4
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ロードマップでは、2026年中に2層構成のチップを投入し、その後2031年までに3層構成へ進む計画が示されている。Huawei側は、このアプローチでおよそ55%高いトランジスタ密度と、1.4nm相当の密度を目指すとしている。3
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ここで重要なのは「相当」という表現だ。これはHuaweiが実際の1.4nm製造プロセスを確立・量産しているという意味ではない。3Dアーキテクチャと高度な統合によって実現する密度の目標であり、しかも2031年に向けた計画であって、現時点で第三者が検証した量産能力ではない。5
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Huaweiは2026年5月、上海で開かれたIEEE International Symposium on Circuits and Systems(ISCAS)でTau法則とLogicFoldingを公表した。同社は、信号伝搬遅延を継続的に圧縮しながらトランジスタ密度を高める指針だと説明している。7
またHuaweiは、この広いアプローチに基づき、6年間で381種類のチップを設計し量産したと述べている。この発言はTau法則を純粋な理論としてではなく、実務に適用してきたという同社の主張を示すものだ。一方で、対象チップの独立した一覧、歩留まり、Tau法則の寄与を切り分けた電力効率や性能の比較データは、公開情報からは確認できない。12
Kirinについては、2026年に最初の2層LogicFoldingチップを市場投入する意向が報じられている。また、後続のロードマップでは将来のAscend AIアクセラレータへの展開も示された。実装へ向かうサインではあるが、最終製品における性能、消費電力、コスト、量産実績が十分に示されるまでは、企業の発表・製品計画として見るのが妥当だ。4
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3D統合によって通信距離を短縮できる可能性はあるが、製造上の難題が消えるわけではない。独立系報道は、放熱、EDA(電子設計自動化)ツール、歩留まりを主要なハードルとして挙げる。実用化には、信頼性の高い垂直配線、検査、修復可能性、パッケージングのコストも欠かせない。2
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したがって、評価すべきなのは「何nm相当」と呼べるかだけではない。強い裏付けとなるのは、実製品について第三者が確認できる次のような結果だ。
Tau法則は、Huaweiが最先端露光装置へのアクセスだけに依存せず、半導体を前進させようとする取り組みと整合する。Reutersも、この構想を、継続的なトランジスタ微細化とは異なる進歩の道筋として紹介している。17
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創業者の任正非氏は、この枠組みをHuaweiが制約を突破するための生存上重要な道筋として位置付けている。これは同社がTau法則に大きな戦略的比重を置いていることを示すが、大規模量産での技術優位がすでに独立して立証されたことを意味するものではない。21
Mate 80シリーズについては、2026年7月末までに累計800万台超との市場追跡ベースの推計もあり、Huaweiのプレミアム端末エコシステムに商業的需要があることはうかがえる。ただし、こうした数値は監査済みの同社開示ではなく、Tau法則の有効性を直接証明するものでもない。
要するに、データ移動が計算能力の足かせになる時代に、システムの複数層で遅延を減らすという発想自体には合理性がある。焦点は、LogicFoldingがその発想を、最先端ファウンドリーの製造ノードに対抗できる量産可能で経済的な優位性へ変えられるかどうかだ。答えは、今後の実製品と独立検証に委ねられている。
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Tau法則は、トランジスタ寸法だけでなく、チップやシステム内で信号・データが移動する時間を縮めることを進歩の軸に据える考え方だ。
Tau法則は、トランジスタ寸法だけでなく、チップやシステム内で信号・データが移動する時間を縮めることを進歩の軸に据える考え方だ。 LogicFoldingは、頻繁に通信する回路ブロックを3次元的に近づけ、長い配線とクリティカルパスの遅延を減らすことを狙う設計アーキテクチャである。
Huaweiは2031年までに「1.4nm相当」のトランジスタ密度を目標に掲げる。ただし実際に1.4nmプロセスで製造するという意味ではなく、3D統合による密度の目標だ。