黄仁勲氏のメッセージは、ファーウェイを一蹴するものではなかった。ファーウェイの「Tau（τ）スケーリング則」は同社にとって意味のある画期的な進展だが、現時点でTSMCを脅かすものではない——という、慎重な評価だった。理由は、ファーウェイが有望な3D集積戦略を打ち出した一方で、TSMCなどの半導体メーカーは、同様の方向性をすでに何年も開発してきたためだ。6713

この区別は重要だ。ファーウェイの発表は、一部で「2nm、1nm、あるいは1.4nmの製造に到達した証拠」と受け止められている。しかし、現時点で確認できるのは、微細化だけに頼らず、実効的なトランジスタ密度や信号速度を高める設計手法を同社が提案したという、より限定的な内容だ。性能、歩留まり、熱特性、量産時のコストが実証されたわけではない。1317

ファーウェイのTauスケーリング則は何を変えようとしているのか

従来の半導体のスケーリングでは、主にトランジスタを小さくすることで、より多くの素子をチップに詰め込み、性能を高めてきた。これに対してTauスケーリング則は、デバイスや回路、チップ、システムを流れる信号の伝搬遅延を縮めることに焦点を置く。ギリシャ文字のτは、こうした遅延に関係する時間を表している。25

この考え方を具体化するアーキテクチャが「LogicFolding」だ。従来は平面的な2次元配置に置かれていた回路を、より密接に接続された垂直構造へ再編成する。論理回路、アナログ回路、メモリー機能を近づけることで、重要な信号経路を短縮し、新しい製造プロセス世代へ移行しなくても実効密度の向上を目指す。127

黄氏の発言を伝えた報道によれば、ファーウェイの手法はチップレット積層やハイブリッドボンディングを用い、線幅をさらに縮めることなく、チップ上のトランジスタ数を2倍、3倍、さらには4倍に増やす可能性がある。ただし、これらは手法として報じられた能力であり、量産製品で独立検証された結果ではない。612

なぜ黄氏は「ファーウェイにとって画期的」と評価したのか

ファーウェイにとって、このアプローチの魅力は技術面だけではない。利用できる製造プロセスからより多くの性能や密度を引き出せるアーキテクチャは、先端半導体製造装置へのアクセスが制限される環境で、別の前進ルートになり得る。ファーウェイは、2031年までに、同社のハイエンドチップで1.4nmプロセス相当のトランジスタ密度を実現できると説明している。417

これが実現すれば、重要な意味を持つ。物理的な微細化が難しくなったり、先端装置へのアクセスが限られたりする場合でも、システムアーキテクチャ、配線、パッケージングがトランジスタの微細化を補完できることを示すからだ。

ただし、「1.4nm相当」と、実際の1.4nmプロセスでトランジスタを製造することは同じではない。ファーウェイの目標はトランジスタ密度の同等性を指しており、公開情報によれば、将来のチップが最先端の1.4nm級プロセスと同等の総合性能、電力効率、歩留まり、信頼性を持つことを示す独立データは提示されていない。1317

なぜTSMCへの脅威ではないのか

黄氏の比較は、基本的に技術の成熟度と実行力をめぐるものだった。TSMCは従来型のトランジスタ微細化を補完する技術として、ダイ積層、3D集積、先端パッケージングをすでに長年開発している。黄氏の発言を伝えた報道では、TSMCと台湾には関連技術が約10年前から存在していると同氏が述べたとされる。71213

TSMC側の反応も同じ点を強調している。同社はファーウェイの提案について「革命的ではなく、3Dスケーリングだ」と説明し、トランジスタ密度の向上を続けながら、先端パッケージングやチップ積層などの集積技術がますます重要になると指摘した。

これは、ファーウェイの取り組みが無意味だということではない。LogicFoldingが、TSMCのプロセス技術や製造エコシステムを自動的に置き換えるわけではない、という意味だ。TSMCは、より小さなトランジスタと先端パッケージングを組み合わせられる。一方、ファーウェイは垂直集積を、幾何学的な微細化を続けるための補助策というより、より中心的な代替ルートとして提示している。

したがって競争の焦点は、3D集積が存在するかどうかではない。誰がそのシステム全体を、設計し、製造し、接合し、テストし、高い歩留まりで安定的かつ経済的に量産できるかが問われる。

本当の技術的リスクはこれから表面化する

積層構造は信号経路を短くできる一方、垂直方向に層を増やすことで難しい課題も生じる。高密度化した構造から熱を逃がし、接合や後工程で高い歩留まりを確保し、完成したシステムを検証・テストしなければならない。垂直方向に統合する機能が増えるほど、EDA（電子設計自動化）による設計、熱管理、修理・再利用性、量産工程は複雑になり得る。136

特に重要なのは、ファーウェイが近い将来のマイルストーンとして示しているものが、まだ計画段階だという点だ。同社は、Tauスケーリングに基づくLogicFoldingを採用したKirinスマートフォン向けチップを2026年秋に投入する予定だとしている。しかし、報道では、独立機関によるベンチマーク結果や、商業規模の高い量産実績はまだ示されていないとされる。317

今後、何を確認すべきか

最初の重要な試験は、LogicFoldingを採用したKirinチップが、アーキテクチャ上の予測だけでなく、実際の製品で測定可能な利点を示せるかどうかだ。注目すべきデータは、独立したベンチマーク、消費電力、長時間動作時の熱性能、製造歩留まり、そして商業的に意味のある数量を安定生産できる証拠になる。

長期的には、2031年の密度目標が試される。仮に1.4nm相当のトランジスタ密度に到達しても、その結果はプロセスノードの名称とは切り分けて評価する必要がある。チップ性能を決めるのはトランジスタ数だけではない。配線遅延、メモリーアクセス、電力供給、冷却、ソフトウェア、パッケージ品質、製造の安定性なども重要だ。

結論

黄仁勲氏の発言は、次の一文に要約できる。ファーウェイのTauスケーリング則は、より高いチップ密度と信号速度を実現する現実的な別ルートを示した点で、同社にとって大きな画期的成果かもしれない。しかし、TSMCが持つ最先端のファウンドリー製造力とパッケージング能力を、近い将来に置き換える脅威ではまだない。613

最も妥当な読み方は、「ファーウェイがすでに2nm、1nm、1.4nmの製造を実現した」というものではない。ファーウェイが、より先端度の低い製造技術から、実用的な性能と密度をさらに引き出せる可能性のある3Dアーキテクチャを提案し、これから独立した成果と安定した量産によって証明しなければならない、ということだ。1317

黄仁勲氏のメッセージは、ファーウェイを一蹴するものではなかった。ファーウェイの「Tau（τ）スケーリング則」は同社にとって意味のある画期的な進展だが、現時点でTSMCを脅かすものではない——という、慎重な評価だった。理由は、ファーウェイが有望な3D集積戦略を打ち出した一方で、TSMCなどの半導体メーカーは、同様の方向性をすでに何年も開発してきたためだ。6713

この区別は重要だ。ファーウェイの発表は、一部で「2nm、1nm、あるいは1.4nmの製造に到達した証拠」と受け止められている。しかし、現時点で確認できるのは、微細化だけに頼らず、実効的なトランジスタ密度や信号速度を高める設計手法を同社が提案したという、より限定的な内容だ。性能、歩留まり、熱特性、量産時のコストが実証されたわけではない。1317

ファーウェイのTauスケーリング則は何を変えようとしているのか

従来の半導体のスケーリングでは、主にトランジスタを小さくすることで、より多くの素子をチップに詰め込み、性能を高めてきた。これに対してTauスケーリング則は、デバイスや回路、チップ、システムを流れる信号の伝搬遅延を縮めることに焦点を置く。ギリシャ文字のτは、こうした遅延に関係する時間を表している。25

この考え方を具体化するアーキテクチャが「LogicFolding」だ。従来は平面的な2次元配置に置かれていた回路を、より密接に接続された垂直構造へ再編成する。論理回路、アナログ回路、メモリー機能を近づけることで、重要な信号経路を短縮し、新しい製造プロセス世代へ移行しなくても実効密度の向上を目指す。127

黄氏の発言を伝えた報道によれば、ファーウェイの手法はチップレット積層やハイブリッドボンディングを用い、線幅をさらに縮めることなく、チップ上のトランジスタ数を2倍、3倍、さらには4倍に増やす可能性がある。ただし、これらは手法として報じられた能力であり、量産製品で独立検証された結果ではない。612

なぜ黄氏は「ファーウェイにとって画期的」と評価したのか

ファーウェイにとって、このアプローチの魅力は技術面だけではない。利用できる製造プロセスからより多くの性能や密度を引き出せるアーキテクチャは、先端半導体製造装置へのアクセスが制限される環境で、別の前進ルートになり得る。ファーウェイは、2031年までに、同社のハイエンドチップで1.4nmプロセス相当のトランジスタ密度を実現できると説明している。417

これが実現すれば、重要な意味を持つ。物理的な微細化が難しくなったり、先端装置へのアクセスが限られたりする場合でも、システムアーキテクチャ、配線、パッケージングがトランジスタの微細化を補完できることを示すからだ。

ただし、「1.4nm相当」と、実際の1.4nmプロセスでトランジスタを製造することは同じではない。ファーウェイの目標はトランジスタ密度の同等性を指しており、公開情報によれば、将来のチップが最先端の1.4nm級プロセスと同等の総合性能、電力効率、歩留まり、信頼性を持つことを示す独立データは提示されていない。1317

なぜTSMCへの脅威ではないのか

黄氏の比較は、基本的に技術の成熟度と実行力をめぐるものだった。TSMCは従来型のトランジスタ微細化を補完する技術として、ダイ積層、3D集積、先端パッケージングをすでに長年開発している。黄氏の発言を伝えた報道では、TSMCと台湾には関連技術が約10年前から存在していると同氏が述べたとされる。71213

TSMC側の反応も同じ点を強調している。同社はファーウェイの提案について「革命的ではなく、3Dスケーリングだ」と説明し、トランジスタ密度の向上を続けながら、先端パッケージングやチップ積層などの集積技術がますます重要になると指摘した。

これは、ファーウェイの取り組みが無意味だということではない。LogicFoldingが、TSMCのプロセス技術や製造エコシステムを自動的に置き換えるわけではない、という意味だ。TSMCは、より小さなトランジスタと先端パッケージングを組み合わせられる。一方、ファーウェイは垂直集積を、幾何学的な微細化を続けるための補助策というより、より中心的な代替ルートとして提示している。

したがって競争の焦点は、3D集積が存在するかどうかではない。誰がそのシステム全体を、設計し、製造し、接合し、テストし、高い歩留まりで安定的かつ経済的に量産できるかが問われる。

本当の技術的リスクはこれから表面化する

積層構造は信号経路を短くできる一方、垂直方向に層を増やすことで難しい課題も生じる。高密度化した構造から熱を逃がし、接合や後工程で高い歩留まりを確保し、完成したシステムを検証・テストしなければならない。垂直方向に統合する機能が増えるほど、EDA（電子設計自動化）による設計、熱管理、修理・再利用性、量産工程は複雑になり得る。136

特に重要なのは、ファーウェイが近い将来のマイルストーンとして示しているものが、まだ計画段階だという点だ。同社は、Tauスケーリングに基づくLogicFoldingを採用したKirinスマートフォン向けチップを2026年秋に投入する予定だとしている。しかし、報道では、独立機関によるベンチマーク結果や、商業規模の高い量産実績はまだ示されていないとされる。317

今後、何を確認すべきか

最初の重要な試験は、LogicFoldingを採用したKirinチップが、アーキテクチャ上の予測だけでなく、実際の製品で測定可能な利点を示せるかどうかだ。注目すべきデータは、独立したベンチマーク、消費電力、長時間動作時の熱性能、製造歩留まり、そして商業的に意味のある数量を安定生産できる証拠になる。

長期的には、2031年の密度目標が試される。仮に1.4nm相当のトランジスタ密度に到達しても、その結果はプロセスノードの名称とは切り分けて評価する必要がある。チップ性能を決めるのはトランジスタ数だけではない。配線遅延、メモリーアクセス、電力供給、冷却、ソフトウェア、パッケージ品質、製造の安定性なども重要だ。

結論

黄仁勲氏の発言は、次の一文に要約できる。ファーウェイのTauスケーリング則は、より高いチップ密度と信号速度を実現する現実的な別ルートを示した点で、同社にとって大きな画期的成果かもしれない。しかし、TSMCが持つ最先端のファウンドリー製造力とパッケージング能力を、近い将来に置き換える脅威ではまだない。613

最も妥当な読み方は、「ファーウェイがすでに2nm、1nm、1.4nmの製造を実現した」というものではない。ファーウェイが、より先端度の低い製造技術から、実用的な性能と密度をさらに引き出せる可能性のある3Dアーキテクチャを提案し、これから独立した成果と安定した量産によって証明しなければならない、ということだ。1317