ファーウェイは「小型化」から「高速化」へ――半導体の限界と米国規制に挑むTau Scaling

「ムーアの法則」の次に、何を縮めるのか

半導体業界では長年、トランジスタをより小さく、より高密度に配置することが性能向上の中心でした。しかし、微細化が原子スケールに近づくにつれて、製造の難しさや消費電力、発熱、コストの問題は増しています。さらに中国企業にとっては、ASMLの最先端露光装置を含む先端半導体製造技術へのアクセスが米国の輸出規制によって制限されています。

ファーウェイが示した代替案は、性能を「トランジスタの大きさ」だけでなく、「システム内で情報が移動する時間」の問題として捉えることです。2026年5月に提案された「Tau Scaling Law」は、信号伝送やデータ処理の遅延を表す時間、すなわちτ（タウ）を短縮することを重視します。

これは半導体の物理法則を回避するという意味ではありません。微細化の代わりに、配線、回路、メモリーアクセス、チップ間通信、システムの協調動作をまとめて最適化し、限られた製造技術でも実用性能を引き上げようとする発想です。

Tau ScalingとLogicFoldingの仕組み

ファーウェイの説明では、Tau Scalingはデバイス、回路、チップ、システムという複数の階層で信号伝送時間を圧縮する考え方です。中核技術の一つとされる「LogicFolding」は、論理回路やメモリーなどをより立体的、かつ密接に配置し、信号が移動する距離や回路のクリティカルパスを短縮することを狙います。

重要なのは、これが「従来の微細化はもう不要だ」と主張するものではない点です。プロセス技術の進歩は依然として性能、電力効率、歩留まりに影響します。ファーウェイは、幾何学的な小型化に加えて、データ移動とシステム協調を新たな最適化の中心に置こうとしているのです。

9月のスマートフォン向けチップは何を証明するのか

ファーウェイは、Tau Scalingを採用した最初のスマートフォン向けチップを9月に発表する予定で、LogicFoldingを実製品に投入するとしています。 ただし、製品の発表だけで新たな半導体スケーリングの確立が証明されるわけではありません。

業界の研究者やアナリストが確認すべき点は、少なくとも次の通りです。

• 実際に使われている製造プロセスと、その歩留まり
• CPU、GPU、NPUの処理性能
• 消費電力と長時間動作時の発熱
• パッケージング、メモリー構成、チップ間接続
• ピーク値ではなく、アプリやゲームなど実環境での持続性能

仮に好結果が出れば、先端製造で不利な状況でも、アーキテクチャーと統合設計によって性能差を縮められることを示すでしょう。しかし、それはファーウェイがEUV露光装置を代替したことや、トランジスタ微細化の経済性そのものを覆したことを意味しません。Tau Scalingが本当の技術的断絶なのか、それとも既存の設計最適化を新しい枠組みで整理したものなのかは、実測データを待つ必要があります。

「5層のケーキ」と「18層の宝塔」はどう違うのか

NVIDIAのジェンスン・フアンCEOが示した「AIの5層ケーキ」は、AI産業を大きく俯瞰するためのモデルです。下から、エネルギー、チップ、コンピューティングインフラ、クラウド／AIモデル、アプリケーションという5層で構成されます。

一方、ファーウェイの半導体チーフサイエンティストである廖恒氏が示した「18層の宝塔」は、同じ産業をより細かい工学・生産上の依存関係に分解します。理論、電力、鉱物資源、原材料、シリコン、トランジスタ設計、ウェハー製造、露光・製造装置、先端パッケージングから、チップアーキテクチャー、コンパイラーやランタイム、量子化、AI学習、基盤モデル、エージェント、製品、商用アプリケーションまでを一続きの構造として捉えます。

フアン氏の5層モデルが、AI産業全体の規模と価値の流れを説明する「産業地図」だとすれば、廖氏の18層モデルは、その内部で何がボトルネックになり、どの層が別の層に依存しているのかを示す「設計・供給網の断面図」といえます。つまり、5層モデルで一括される「チップ」「インフラ」「モデル」の内部を、さらに細かく見ようとしているのです。

なぜ「最も短い層」が全体の上限になるのか

廖氏の主張の核心は、AIシステムの性能が最も弱い、あるいは最も制約された層によって決まるという考え方です。

どれほど高性能なAIモデルでも、電力供給が不足していれば稼働できません。メモリー帯域が狭ければ計算装置が待たされ、パッケージやネットワークが遅ければ複数チップを増やしても通信に時間を奪われます。製造歩留まり、コンパイラー、ランタイム、量子化、運用体制のいずれかに問題があれば、理論上の性能は実際の処理能力に変わりません。

これは、ボトルネックが一つでも全体のスループット、コスト、信頼性を制約するという、エンドツーエンドのシステム工学の議論です。高速なアクセラレーターを1種類用意するだけでは不十分で、各層の接続部分と連携を強化しなければならない、という意味を持ちます。

多数のチップで単体性能の差を埋める

この考え方は、ファーウェイが進めるチップクラスター戦略にもつながります。単体では最先端GPUに及ばないアクセラレーターを多数接続し、チップ、メモリー、ネットワーク、コンパイラー、ランタイム、モデルの量子化、分散学習ソフトウェアを一体で設計することで、通信待ちやアイドル時間を減らします。

処理を細かく分割できるAIワークロードでは、この方法によってシステム全体の実用性能を高められる可能性があります。米国の輸出規制によって最先端チップの入手が難しい環境では、単体の性能競争から、クラスターの構成力と運用力を含む総合戦へ軸足を移す意味もあります。

ただし、代償もあります。チップ数が増えれば、電力、冷却、ネットワーク、ソフトウェアの複雑さ、障害対応、データセンターの運用コストも増えます。少数の最先端GPUで同じ処理を行う場合と比べて、同等の性能や効率を実現できるかどうかは、用途ごとの検証が必要です。NVIDIAの先端システムと同等の性能を達成したとする独立した検証は、現時点では十分ではありません。

中国の統合型エコシステムとの関係

ファーウェイの戦略は、単一のチップ製品だけでなく、中国国内で半導体設計・製造、メモリー、パッケージング、AIフレームワーク、システム統合をつなぐ、より統合された国産エコシステムの構築と重なります。

AIのサプライチェーンが多層化している以上、輸入規制がどこか一つの層にかかるだけでも、システム全体の上限が下がる可能性があります。逆に、各層を国内企業間で協調させ、設計とソフトウェアを同時に最適化できれば、個々の部品の弱点を別の層で部分的に補えるかもしれません。

IDCのデータをReutersが報じた内容によると、2025年の中国AIアクセラレーターサーバー市場では、中国メーカーが合計で約41％のシェアを占めました。NVIDIAは約55％でなお首位でしたが、ファーウェイを先頭とする国内勢の存在感が大きく高まっています。米国の輸出規制と、中国国内での国産化への圧力が、この構図の変化を後押しする主要因です。

競争の舞台を「微細化」から「協調設計」へ

ファーウェイが目指しているのは、半導体の物理限界からの脱出ではありません。トランジスタを限りなく小さくする競争だけでなく、配線、パッケージ、メモリー、ソフトウェア、ネットワーク、クラスター運用を組み合わせ、システム全体で性能を引き上げる競争へと舞台を移すことです。

9月のLogicFolding採用チップが、実際の性能と効率、歩留まりをどこまで示せるかが最初の判断材料になります。成功すれば、先端露光装置へのアクセスが限られていても、垂直統合とクロスレイヤー協調によって技術的な遅れを部分的に補えることを示すでしょう。一方で、それが最先端の製造技術やNVIDIAのエコシステムを置き換えることまで意味するのかは、製品の実測と長期運用の結果を待たなければなりません。