AMDがNVIDIAに反撃：256コアEPYC Venice、ラックスケール性能でVeraを3.3倍上回る

AIデータセンターの心臓部をめぐる戦いは、GPUから、一見すると地味なCPUへと舞台を移している。2026年6月10日、AMDはテクニカルブログと方法論に関する文書を公開し、NVIDIAが新しい「Vera」CPUを中心に構築してきた性能評価のストーリーに真っ向から異議を唱えた。AMDの主張の核心は、Veraが遅いチップだということではない。NVIDIAが「測るべき対象を間違えている」という点にある。数千ものAIエージェントが、CPU側での絶え間ないオーケストレーション（制御）、データベースアクセス、Webサービス、キャッシングを必要とする、来るべき「エージェントAI」の波において、唯一意味のあるベンチマークは、固定された電力枠内での総合的なラックスケールのスループットだと、AMDは主張しているのだ。

単純なシングルコアの一騎打ちではなく、AMDは思考実験を提案する。各プラットフォームに100kWのラック電力枠を与え、現実世界のエージェント処理をどれだけ多く捌けるかを見よう、というものだ。そのシナリオにおいて、AMDの内部モデルは、同社のハイコア数のEPYCプロセッサがNVIDIAのVeraを劇的に上回ることを示している。一つ一つのコアが圧倒的に速いからではなく、優れた電力効率によって、同じ電力枠内により多くのコアを詰め込めるからである。

ラックスケールのスコアカード：AMDの試算によるCPUの実力

AMDのモデル比較は、すべてのプラットフォームを100kWのデュアルソケット（2P）サーバーラックに正規化している。エージェントAIの中核をなす6つのワークロード、すなわち「SPECrate 2017整数演算性能」「サーバーサイドJava」「NGINX Webサーバー」「Redis」「Memcached」「リレーショナルデータベース」を組み合わせ、幾何平均スループットスコアを算出。Veraをベースライン（1.00倍）としている。

プラットフォーム	CPUあたりのコア数	正規化ラックレベルスループット (幾何平均)
NVIDIA Vera (88C, Olympus ARM)	88	1.00x (ベースライン)
Intel Xeon 6980P (128C, Granite Rapids-AP)	128	1.46x
AMD EPYC 9965 "Turin" (192C, Zen 5)	192	2.37x
AMD EPYC "Venice" (256C, Zen 6)	256	3.30x (予測値)

特に、次期VeniceチップのVeraに対するワークロード別の予測値は非常に攻めており、整数演算性能で2.40倍、リレーショナルデータベースのトランザクション処理（TPROC-C）に至っては4.05倍という優位性を試算している。

方法論をめぐる議論：コアあたりのワット性能 vs. コアあたりのピーク性能

意見の相違は、物理学と効率性の基本的な計算に帰着する。AMDのモデルは、同社のチップがVeraよりも低い正規化2Pノード電力を実現すると推定している。ラックの上限が100kWに制限されている場合、ノードあたりの消費電力が低ければ、物理的により多くのサーバーを設置できる。AMDの分析によると、Veraラックの正規化ノード数が1.00倍であるのに対し、EPYC 9965ラックは1.86倍、Veniceラックに至っては2.08倍の正規化コア数を収容できる計算になる。

ラックレベルのスループットは、「ノードあたりの性能」と「ラックあたりのノード数」の積で計算される。仮にVeraがコア単位でわずかに高速だったとしても（初期の独立ベンチマークでは一部のタスクでそれが裏付けられている）、AMDの主張は、電力制約のあるラック環境において、より電力効率の高い設計によってもたらされる圧倒的なコア数の優位性を覆すことは数学的に不可能だ、というものだ。

しかしながらAMDは、コアあたりの性能そのものについても主張を展開している。その方法論文書では、64コアのVenice CPUがVeraの88コアプロセッサと比較して、コアあたりのSPECrate性能で27%高いと推定。また、96コアのVeniceチップでも、11%のコアあたり性能優位を維持するとしている。

CPU戦争における2つの視点

これは古典的なベンチマークのフレーミング合戦であり、各社が自社の設計思想に最も適した尺度を選択しているのである。

• NVIDIAの視点：シングルソケットの速度。 NVIDIAはVeraを「エージェントのためのCPU」と位置づけ、高速なシングルチップ性能が最も重要となる、大規模な同時並行サンドボックス環境向けに設計されたとしている。同社のテクニカルブログでは、Veraは競合するx86プラットフォームと比較して最大1.5倍のエージェントサンドボックス性能を実現し、1.2 TB/秒のメモリ帯域幅と、NVIDIA Spatial Multithreading（SMT）を備えたカスタムOlympusコアによって支えられていると主張している。
• AMDの視点：ラックスケールのサービス密度。 AMDは議論を、実際のエージェントAI運用環境へと再構築する。そこでは、GPUがモデルを実行する一方で、CPUはその周辺すべて、つまりオーケストレーション、ユーザー認証、キャッシング層、データベースクエリを処理する。この見方では、1万の同時並行AIエージェントを処理するには大規模なマルチスレッドスループットが必要であり、それはラックあたりのコア密度を最大化することで最も効率的に実現される。

3.3倍という数字に隠された重要な注意点

AMDの発表した数値は非常に印象的だが、割り引いて考える必要がある。

• すべての数値はAMDの内部試算である。 最も重要な注意点は、特にVeniceに関する数値が、シリコンが製造される前の「机上予測値」であり、独立した実測結果ではないということだ。分析自体がモデルであり、テストではない。
• NVIDIAは異なるワークロードで異なる結果を示している。 NVIDIA自身が選択したサンドボックスやコンパイルのワークロードを用いたベンチマークでは、シングルソケットベースでVeraがAMDの現行ハイエンドEPYCプロセッサを上回るケースがしばしば見られる。
• ベンチマークの比較対象が異なる。 AMDの6つのワークロードの幾何平均は、CPU側のインフラサービスに焦点を当てている。NVIDIAがVeraのマーケティングの中核に据える、エージェントサンドボックスのコンパイル、コード実行、ツール呼び出しといったワークロードは含まれていない。
• Veraの消費電力はAMDによる推定値である。 AMDがラックレベルでの優位性を主張する上で鍵となるのが、Veraのノード電力に関する仮定だ。AMDの正規化モデルでは、Veraが最も高い2Pノード電力を持つとされており、それがラックあたりのノード数を制限する要因となっている。これはAMDのモデル上の仮定であり、最終製品のシリコンで独立して検証された実測値ではない。

製品の出荷時期：シリコンはいつ登場するのか？

各製品の生産スケジュールは、競争の構図をさらに複雑にしている。

• AMD EPYC 9965 "Turin" (Zen 5): この192コアプロセッサは現行のフラッグシップであり、Veraに対する2.37倍のラックスループットというAMDの主張の根拠となっている。すでに出荷中である。
• AMD EPYC "Venice" (Zen 6, 256コア): AMDは2026年5月21日、VeniceがTSMCの最先端2nmプロセス技術で量産を開始したことを確認した。サーバー向けEPYC Veniceシリーズは2026年後半の発売が見込まれており、デスクトップ向けZen 6モデルはそれ以降となる。
• NVIDIA Vera: NVIDIAは2026年5月中旬に、Anthropic、OpenAI、Oracle Cloud Infrastructureなどの主要AIラボに最初のVera CPUの出荷を開始した。より広範なパートナーへの一般提供は、2026年後半が見込まれている。

両社のチップが一般提供に近づくにつれ、この議論はついに、ベンダーのスライド資料から、第三者のデータセンターによる実地テストへと移行するだろう。それまでは、「どちらのCPUが速いか」という答えよりも、読者の皆さんがこれから構築しようとしているインフラの評価軸を、実際に稼働させる特定のワークロードにしっかりと合わせることが最も有益な結論と言えるだろう。