ASMLのHigh‑NA EUVが半導体製造をどう変えるのか

ただし、実際のチップ寸法はフォトレジスト、マスク設計、回路アーキテクチャなど複数の要素に依存します。

最初のHigh‑NAチップはいつ登場するのか

ASMLとIntelは、High‑NA EUVを2020年代半ばに製造へ導入する計画を発表しており、IntelはASMLのTWINSCAN EXE:5200システムの最初の注文を行いました。

装置の出荷は2025〜2026年にかけて始まり、主に以下の用途で使われています。

• プロセス開発
• テスト生産
• 初期の生産立ち上げ

半導体業界では装置導入から量産まで数年かかることが一般的であり、予測されるタイムラインは次の通りです。

• 2025〜2026年: 限定的生産・リスク生産
• 2027〜2028年: 業界全体での本格量産

この頃には1.4nmクラスの先端ノードでの利用が進むと見られています。

従来EUVとの技術・コスト面の違い

High‑NA EUVにはいくつかの重要なメリットがあります。

より高い解像度
数値開口が0.33から0.55に増加することで、露光装置の光学解像度が大幅に向上します。

工程数の削減
マルチパターニングの回数が減ることで、プロセスの複雑さや製造時間を削減できる可能性があります。

歩留まりの改善
工程がシンプルになると、層間の位置合わせ（オーバーレイ）の誤差が減り、歩留まり向上につながる可能性があります。

極めて高い装置コスト
一方で、High‑NA EUV装置は**1台あたり約3億5000万ドル（約500億円規模）**とされ、半導体装置としては史上最高クラスの価格です。

そのため、チップメーカーは

• 工程削減
• マスク枚数削減
• チップ密度向上

といったメリットが設備投資を上回るかどうかを慎重に評価しています。

導入を進めている半導体メーカー

最初にHigh‑NA EUVを導入するのは、最先端プロセスを競う大手メーカーです。

Intel
最も早い導入企業とされ、ASMLから最初の量産向けHigh‑NA装置を発注しました。

Samsung
複数のHigh‑NA装置を発注しており、2025年から2026年にかけて受け取る見込みです。

SK hynix
次世代DRAMの開発を目的に研究施設へ導入しています。

TSMC
コストやプロセスメリットを慎重に評価しており、他社より導入ペースはやや慎重と報じられています。

量産はいつ本格化するのか

複数の業界予測では、High‑NA EUVの普及は段階的に進むと見られています。

• 2020年代半ば: 技術開発と初期製造
• 2027〜2028年頃: 本格的な大量生産

この時期は、半導体プロセスがナノメートルより小さい単位であるオングストローム領域へ移行するタイミングとも重なります。

AIブームが装置需要を押し上げる理由

ASMLの成長ストーリーの中心にあるのがAI半導体の需要拡大です。

同社は、半導体市場が「あらゆる場所にチップ」から「あらゆる場所にAIチップ」へ移行しつつあると説明しています。

AI計算需要の急増により、チップメーカーは生産能力拡大を加速しており、ASMLの装置受注も増加しています。

先端GPUやAIアクセラレータなどのチップは最先端リソグラフィーを必要とするため、ASMLの露光装置は最先端半導体製造のボトルネック装置とも言われています。

インドとの関係

インド政府は「India Semiconductor Mission」の下で国内半導体産業の構築を進めており、2026年に商用チップ生産を開始する計画を示しています。

ただし、初期のファブは主に基礎的な製造能力の確立を目的としており、High‑NA EUVのような最先端装置は当面、米国・韓国・台湾など既存の半導体拠点で導入される見通しです。

将来的には、インドの半導体産業拡大に伴い、装置サポートやサービス分野でASMLの関与が増える可能性があります。

まとめ

High‑NA EUVは、半導体製造における次の大きな技術的節目です。

数値開口を0.55へ引き上げることで、より微細なパターン形成を可能にし、工程の複雑さを減らしながらトランジスタのさらなる縮小を実現すると期待されています。

最初のチップは2025〜2026年に限定的生産で登場する可能性がありますが、業界全体でのインパクトは2027〜2028年頃の本格量産でより明確になるでしょう。

AI向けチップ競争が激化するなか、この3億ドル超の露光装置を誰がどれだけ導入できるかが、今後の半導体覇権を左右する重要な要素になりそうです。