EUV露光装置なき半導体開発：ファーウェイが2031年の1.4nm級チップ実現に向けて描く新たな設計思想

制裁の網をくぐる3D設計：「LogicFolding」の仕組み

LogicFoldingは、タウ・スケーリングの理論を具体的なシリコンチップの形に落とし込んだアーキテクチャだ。従来の平面上に構成していた論理回路を、文字通り「折りたたみ」、2層あるいは3層の立体構造（3D）に積み重ねることで、二つの大きな効果を生み出す 。

1. 配線距離の大幅な短縮。 回路が垂直方向にも広がることで、電気信号が移動する物理的な距離が劇的に短くなる。これにより、配線の抵抗や容量（RC負荷）に起因する遅延が減り、速度と消費電力の効率が向上する 。
2. 微細化に頼らない高密度化。 ファーウェイは、この積層方式により、EUVのような高度な露光技術を用いなくても、トランジスタ密度を従来比で約55%向上させ、電力効率も改善できると主張している 。

最大の要点は、この高密度化が「微細化」に依存しない点にある。チップの製造は、中国のSMIC（中芯国際集成電路製造）の成熟した7nm級プロセスで行われ、現在の米国輸出規制の対象外である既存の深紫外線（DUV）露光装置が使われる 。同社は、LogicFoldingの基礎となる設計と製造の同時最適化技術を6年にわたって磨き、すでに381モデルのチップを量産してきた実績があると述べている 。

ロードマップ：2026年のKirinから2031年の「1.4nm相当」へ

ファーウェイは、以下の2段階の明確な計画を提示した。

• 2026年後半： 最初の商用LogicFoldingチップが、Kirinのシステム・オン・チップ（SoC）として出荷される。まずは2層設計で、次期「Mate 90」シリーズなどへの搭載が有力視されている。このチップが達成するとされるトランジスタ密度は**平方ミリメートルあたり2億3800万個（238 MTr/mm²）**で、これはTSMCの3nm級プロセスノードの性能にほぼ匹敵する数値である 。初期の性能指標として、ピーククロックは3.1GHz、高性能コアの電力効率は40%向上すると主張されている 。
• 2031年までに： チップを3層積層する設計を導入し、1.4nm級プロセスに相当するトランジスタ密度への到達を目指す。なお、TSMC自身が1.4nmプロセスの量産目標として掲げるのは2028年である 。

揺れる巨人の評価：ジェンスン・フアンの反応

ファーウェイの発表に対し、エヌビディアのジェンスン・フアンCEOは、二つの異なる、そして一見矛盾するメッセージを発した。

ISCASの開催直前、フアン氏は米CNBCのインタビューで、輸出規制によってエヌビディアが中国市場で競争することが不可能になった事実を認めた。彼は「同社は中国のAI半導体市場を**『ほとんど（ファーウェイに）明け渡した』**」と明言したのである 。

LogicFoldingがTSMCのファウンドリ（受託生産）としてのリーダーシップを脅かすかという直接的な質問に対しては、フアン氏の公的な立場は揺れ動いた。当初の報道では、ファーウェイが成熟した7nmノードで競争力のあるAI性能を達成できることを、TSMCのビジネスモデルにとっての「深刻な脅威」と捉えたとされた 。

ところが、その数日後の2026年5月29日には、台北で記者団に対し、より冷淡な見解を示した。

「これはファーウェイにとってのブレークスルーだが、TSMCにとっての脅威ではない。TSMCがダイ・スタッキング（チップ積層）や3Dパッケージングを使い始めて、どれくらいになる？ もう10年近くだ。TSMCの技術は非常に進んでいるのだ」 。

課題と見通し：ブレークスルーの現実的な評価

戦略的な大胆さとは裏腹に、ファーウェイのビジョンを正しく評価するためには、いくつかの重要な留保点をおさえておく必要がある。

• 未検証の主張。 トランジスタ密度の55%向上という数値は、あくまでファーウェイ社内の主張であり、TechInsightsのような第三者分析機関による独立した検証はまだ行われていない 。同社が掲げる「1.4nm相当」とは、リソグラフィ（微細加工技術）のプロセスルールとしての1.4nmではなく、積層という建築的手法によって達成される「密度」の話である。
• 深刻な熱と製造の課題。 論理回路を垂直に積み上げることは、より小さな体積に多大な熱を発生させることを意味し、発熱問題は極めて深刻になる。多層にわたる積層工程で欠陥のないチップを作る歩留まりの悪さも、業界ではよく知られた難題だ。半導体アナリストは、これらの要素がチップの大規模な商用展開における実現可能性や性能を制限する可能性があると警告している 。
• 「等価密度」の意味。 ファーウェイは、1.4nmの線幅でトランジスタを刻むと主張しているわけではない。上へ積み上げることで、対象となる面積に「機能的に同数のトランジスタ」を詰め込むことを目指しているのだ。この差は、最先端ノードの一枚岩的な一枚板チップとの間で、消費電力、発熱、コストを比較する上で、本質的な違いとなる 。

つまるところ、ファーウェイが提示したのは「ポスト・ムーアの法則」時代の新たな競技ルールだ。リソグラフィの覇権争いから、高度な3D設計へと、半導体開発の主戦場を移そうとする試みと言える。2026年に登場するKirinチップがその最初の試金石となるが、2031年という最終目標は、3D論理回路積層という究極の物理的課題を克服できるかどうかにかかった、長期的な賭けなのである。