ファーウェイのTauスケーリング則とLogicFoldingが示す新しい半導体進化の道

そのため、ファーウェイの製造パートナーである中国最大の半導体ファウンドリ SMIC（中芯国際） の先端チップは現在 7nmクラスにとどまり、TSMCやSamsungなどの最先端プロセスより数世代遅れているとされる。

この状況を受け、ファーウェイは「製造技術ではなく設計とアーキテクチャ」で性能を伸ばす戦略を強調している。

Tau（τ）スケーリング則とは

この新しい理論は 2026年のIEEE国際回路・システムシンポジウム（ISCAS） で発表された。

Tauスケーリング則の核心は、従来の

• 幾何スケーリング（Geometric Scaling）

から

• 時間スケーリング（Time Scaling）

への転換である。

簡単に言うと次の違いになる。

• 幾何スケーリング：トランジスタを物理的に小さくする
• 時間スケーリング：信号や計算が回路を通過する時間を短縮する

ここで重要な指標が 時間定数（τ） だ。ファーウェイは回路・チップ・システム全体でこの遅延を減らすことで、より高密度・高性能なチップを実現できると説明している。

この考え方は一部の報道では 「Her’s Law」 とも呼ばれ、ムーアの法則に対する新しい進化モデルとして紹介されている。

LogicFolding：Tauスケーリングを実現するアーキテクチャ

Tauスケーリングを具体的な設計に落とし込むために提案されたのが LogicFolding というチップ構造だ。

このアーキテクチャは回路配置を再構成し、信号の移動距離を短くすることで次の効果を狙う。

• 信号伝搬遅延の削減
• 抵抗・容量負荷の低減
• 有効トランジスタ密度の向上
• 消費電力と性能の改善

一部の説明では、回路を折りたたむ（fold）ように配置したり積層構造を活用したりすることで信号経路を短縮し、製造プロセスを変えずに密度を高める仕組みだとされる。

さらにファーウェイは、これを

• デバイス設計
• 回路設計
• チップ設計
• システムアーキテクチャ

といった複数の層で同時に最適化することで性能を引き上げると説明している。

すでに数百のチップで採用

ファーウェイによれば、この設計思想はすでに数百種類のチップ設計に適用されているという。

また、今後の Kirin（麒麟）プロセッサ にLogicFoldingを導入する計画も示されており、スマートフォン向けチップが最初の量産テストになる可能性がある。

もし成功すれば、スマートフォン向けSoCでこの新しいアーキテクチャの実力が初めて実証されることになる。

中国にとっての戦略的意味

この発表は技術面だけでなく、地政学的にも重要だ。

米国主導の輸出規制により、中国は最先端半導体装置や技術へのアクセスが大きく制限されている。

その結果、TSMCやSamsungと同じように製造プロセスの微細化だけで追いつくのは難しいと広く見られている。

Tauスケーリング則は、その制約を回避するための戦略とも言える。つまり、

製造技術ではなく設計・アーキテクチャで差を縮めるというアプローチだ。

まだ証明されていない部分

ただし、この構想にはまだ不確定要素も多い。

報道によれば、ファーウェイは独立したベンチマークや第三者による検証データを公開していない。

つまり、2031年に本当に1.4nm相当の性能や密度に到達できるかどうかはまだ未知数だ。

半導体進化の次の方向性

仮にこのアプローチが部分的にでも成功すれば、半導体産業の方向性を象徴する出来事になる可能性がある。

近年、チップ性能の向上は次の要素にますます依存するようになっている。

• アーキテクチャ設計
• パッケージング技術
• システムレベル最適化

ファーウェイのTauスケーリング則は、その流れをさらに強調する試みと言える。製造装置へのアクセス制限という制約の中で、中国の半導体産業がどこまで技術的突破口を見つけられるかを示す重要な実験でもある。