Huaweiの何庭波氏によるKirin 2026の報告が示そうとしているのは、「3D化すれば自動的にチップが冷える」という話ではない。LogicFoldingによって信号配線とクロック配信の負担を減らし、同じ処理をより低い電圧・周波数で動かせるようにすれば、高密度化と低消費電力を両立できる、という主張だ。

ただし、現時点の根拠はHuawei自身が示したプレプリントと測定値であり、パッケージ全体の熱特性を第三者が包括的に検証した結果ではない。14

同等性能でNPUは66％、GPUは58％、CPUは41％の電力削減

HuaweiはKirin 2026について、前世代の平面設計に比べ、トランジスタ密度が約1億5,500万個/mm²から約2億3,800万個/mm²へ、約**55％**上昇したと説明している。そのうえで同等性能条件のテストでは、消費電力が次のように低下したとしている。12

• NPU：66％減
• GPU：58％減
• CPU高性能コア：41％減

これは「ロジックを3次元化して密度を上げれば、必ず発熱が悪化する」という断定への反証材料にはなる。同じ仕事をより少ない電力で実行できるなら、その動作点でチップから排出すべき熱量も小さくなり得るためだ。

一方で、これはあくまで特定のブロック、特定の同等性能条件での比較である。どの負荷でも、どの実装パッケージでも、あるいは局所的なホットスポットでも温度が下がることを意味しない。16

NPUで効果が大きい理由：短い経路を低電圧動作へ変換

NPUでは、同じ29 TOPSの性能を維持した状態で、動作クロックを63％下げ、電圧を0.85Vから0.55Vへ下げられたとHuaweiは報告する。電力密度も約73％低下したという。性能を優先する動作点では、NPUは最大70 TOPSに達するとされる。120

考え方は明快だ。重要な信号経路（クリティカルパス）が短くなり、信号伝搬の遅延が減れば、設計上のタイミング余裕が生まれる。その余裕を使えば、同じ処理性能を保ちながらクロックを下げられ、さらに電圧を引き下げられる可能性がある。

動的電力は電圧と周波数の影響を強く受ける。そのため、両方を下げられれば大きな省電力につながる。逆に70 TOPSという数値は、同じタイミング余裕を省電力ではなく性能向上へ振り向ける選択も可能だということを示す。つまり、τスケーリングは省電力を自動的に保証する法則ではない。

GPUとCPUで差が出るのはなぜか

GPUについてHuaweiは、61fpsを維持しつつ、動作電圧を約200mV下げ、同等性能時の電力を**58％**減らしたとしている。321

NPUやGPUは並列処理の比率が高く、データ移動やクロック配信への依存も大きい。物理設計を見直して長い配線を減らせれば、恩恵を得やすいと考えられる。

対してCPU高性能コアには、複雑な制御経路、キャッシュ、低遅延要求、逐次的な依存関係がある。そのためNPUやGPUよりも配線短縮の効果を電圧低下へ変換しにくく、報告値が41％減にとどまったという技術的な解釈は成り立つ。ただしこれは公開データからの合理的な読み方であって、Huaweiの測定結果に対する独立した因果分析ではない。1

LogicFoldingは何を変えるのか

LogicFoldingは、従来なら平面上に置かれていた回路の一部を、ハイブリッドボンディングで接続した複数の能動層へ分配する設計手法だ。狙いは、長い水平配線の一部を短い垂直接続へ置き換えることにある。Huaweiはτをクリティカルパス上の信号伝搬時間として位置付け、その短縮を設計指標に据えている。14

同社の論文では、折り畳み対象の経路で配線長が通常は20％、重要経路では最大70％短くなったと説明されている。あるブロックではクロック配線が28％短縮され、クロックバッファ数は約4万3,600個から1万9,000個へ減ったという。1

重要なのは性能だけではない。配線やバッファが減れば、充放電する容量も減らせる可能性があり、インターコネクトとクロック配信のエネルギー削減につながる。Huaweiの主張する「短い経路→低い電圧→低い電力」というつながりは、ここにある。

報告されているハイブリッドボンディングのピッチは1.5µmで、垂直接続は約5,000万本に達する。これは単に別々のダイを重ねる粗い3D実装ではなく、非常に細かな粒度で接続する統合方式を示唆する。さらに微細なピッチへ進めば、より多くの接続を垂直方向へ逃がせる可能性があるが、製造難度、歩留まり、設計の複雑さも増す。14

DSPが示した重要な例外：総電力が下がっても熱密度は上がる

楽観論に最も強い留保を付けるのがDSPだ。初期の折り畳み実装では、同じ処理に必要な総電力は25％低下した一方で、電力密度は24％上昇したとされる。面積の縮小速度が、電力の減少速度を上回ったためだ。2022

ここでは、混同されがちな二つの指標を分けて考える必要がある。

• 総電力：ブロック全体が消費する電力（W）
• 電力密度：単位面積に集中する電力（W/mm²）

後者は局所的なホットスポットや冷却限界に直結する。消費電力が下がっても、より狭い面積に熱が集中すれば熱設計は難しくなり得る。

HuaweiはKirin 2027のDSPでは、電力を47％下げ、電力密度も平面設計の基準値を下回るとしている。ただし、これはKirin 2026で熱問題が解決済みだという証明ではなく、将来世代に関する目標または報告値として扱うべきだ。2025

実測データが裏付けること、裏付けないこと

今回のデータが支持するのは、限定されたが重要な命題だ。すなわち、Kirin 2026のこの実装では、インターコネクトのトポロジーを組み替えることで、主要ブロックの一部において、高密度化と同等性能時の低消費電力を両立できた可能性がある。新しいリソグラフィーノードに直ちに移行せずとも、設計と配線の工夫で性能・電力の余地を作れるという「ポスト・ムーア」時代の方向性を示している。14

一方、次のことまでは証明していない。

• すべての3Dロジック積層が低電力・低温になること
• ブロック単位の低電力が、パッケージ全体の熱評価に相当すること
• 長時間の高負荷、異なる周囲温度、別の周波数設定でも同じ効果が続くこと
• さらに微細な接合ピッチで、歩留まりとコストが実用的な水準に収まること

τスケーリングは、単なる幾何学的な微細化ではなく、信号伝搬時間を縮めて設計の選択肢を増やす考え方だ。そのタイミング余裕を低電圧化に使えば省電力になるが、クロックの引き上げに使い切れば、電力面・熱面の利点は小さくなるか、消える可能性もある。

さらに、ウェハーの反り、層間の高精度アライメント、微細化した接合部での欠陥と歩留まり、電力供給、信号品質、熱・電気・物理制約を同時に最適化するEDAツールなど、課題は残る。Kirin 2026は、3D集積を省電力化に活用できることを示す興味深い実例ではある。しかし、3Dロジックの熱問題に最終回答を出したものではない。16

Huaweiの何庭波氏によるKirin 2026の報告が示そうとしているのは、「3D化すれば自動的にチップが冷える」という話ではない。LogicFoldingによって信号配線とクロック配信の負担を減らし、同じ処理をより低い電圧・周波数で動かせるようにすれば、高密度化と低消費電力を両立できる、という主張だ。

ただし、現時点の根拠はHuawei自身が示したプレプリントと測定値であり、パッケージ全体の熱特性を第三者が包括的に検証した結果ではない。14

同等性能でNPUは66％、GPUは58％、CPUは41％の電力削減

HuaweiはKirin 2026について、前世代の平面設計に比べ、トランジスタ密度が約1億5,500万個/mm²から約2億3,800万個/mm²へ、約**55％**上昇したと説明している。そのうえで同等性能条件のテストでは、消費電力が次のように低下したとしている。12

• NPU：66％減
• GPU：58％減
• CPU高性能コア：41％減

これは「ロジックを3次元化して密度を上げれば、必ず発熱が悪化する」という断定への反証材料にはなる。同じ仕事をより少ない電力で実行できるなら、その動作点でチップから排出すべき熱量も小さくなり得るためだ。

一方で、これはあくまで特定のブロック、特定の同等性能条件での比較である。どの負荷でも、どの実装パッケージでも、あるいは局所的なホットスポットでも温度が下がることを意味しない。16

NPUで効果が大きい理由：短い経路を低電圧動作へ変換

NPUでは、同じ29 TOPSの性能を維持した状態で、動作クロックを63％下げ、電圧を0.85Vから0.55Vへ下げられたとHuaweiは報告する。電力密度も約73％低下したという。性能を優先する動作点では、NPUは最大70 TOPSに達するとされる。120

考え方は明快だ。重要な信号経路（クリティカルパス）が短くなり、信号伝搬の遅延が減れば、設計上のタイミング余裕が生まれる。その余裕を使えば、同じ処理性能を保ちながらクロックを下げられ、さらに電圧を引き下げられる可能性がある。

動的電力は電圧と周波数の影響を強く受ける。そのため、両方を下げられれば大きな省電力につながる。逆に70 TOPSという数値は、同じタイミング余裕を省電力ではなく性能向上へ振り向ける選択も可能だということを示す。つまり、τスケーリングは省電力を自動的に保証する法則ではない。

GPUとCPUで差が出るのはなぜか

GPUについてHuaweiは、61fpsを維持しつつ、動作電圧を約200mV下げ、同等性能時の電力を**58％**減らしたとしている。321

NPUやGPUは並列処理の比率が高く、データ移動やクロック配信への依存も大きい。物理設計を見直して長い配線を減らせれば、恩恵を得やすいと考えられる。

対してCPU高性能コアには、複雑な制御経路、キャッシュ、低遅延要求、逐次的な依存関係がある。そのためNPUやGPUよりも配線短縮の効果を電圧低下へ変換しにくく、報告値が41％減にとどまったという技術的な解釈は成り立つ。ただしこれは公開データからの合理的な読み方であって、Huaweiの測定結果に対する独立した因果分析ではない。1

LogicFoldingは何を変えるのか

LogicFoldingは、従来なら平面上に置かれていた回路の一部を、ハイブリッドボンディングで接続した複数の能動層へ分配する設計手法だ。狙いは、長い水平配線の一部を短い垂直接続へ置き換えることにある。Huaweiはτをクリティカルパス上の信号伝搬時間として位置付け、その短縮を設計指標に据えている。14

同社の論文では、折り畳み対象の経路で配線長が通常は20％、重要経路では最大70％短くなったと説明されている。あるブロックではクロック配線が28％短縮され、クロックバッファ数は約4万3,600個から1万9,000個へ減ったという。1

重要なのは性能だけではない。配線やバッファが減れば、充放電する容量も減らせる可能性があり、インターコネクトとクロック配信のエネルギー削減につながる。Huaweiの主張する「短い経路→低い電圧→低い電力」というつながりは、ここにある。

報告されているハイブリッドボンディングのピッチは1.5µmで、垂直接続は約5,000万本に達する。これは単に別々のダイを重ねる粗い3D実装ではなく、非常に細かな粒度で接続する統合方式を示唆する。さらに微細なピッチへ進めば、より多くの接続を垂直方向へ逃がせる可能性があるが、製造難度、歩留まり、設計の複雑さも増す。14

DSPが示した重要な例外：総電力が下がっても熱密度は上がる

楽観論に最も強い留保を付けるのがDSPだ。初期の折り畳み実装では、同じ処理に必要な総電力は25％低下した一方で、電力密度は24％上昇したとされる。面積の縮小速度が、電力の減少速度を上回ったためだ。2022

ここでは、混同されがちな二つの指標を分けて考える必要がある。

• 総電力：ブロック全体が消費する電力（W）
• 電力密度：単位面積に集中する電力（W/mm²）

後者は局所的なホットスポットや冷却限界に直結する。消費電力が下がっても、より狭い面積に熱が集中すれば熱設計は難しくなり得る。

HuaweiはKirin 2027のDSPでは、電力を47％下げ、電力密度も平面設計の基準値を下回るとしている。ただし、これはKirin 2026で熱問題が解決済みだという証明ではなく、将来世代に関する目標または報告値として扱うべきだ。2025

実測データが裏付けること、裏付けないこと

今回のデータが支持するのは、限定されたが重要な命題だ。すなわち、Kirin 2026のこの実装では、インターコネクトのトポロジーを組み替えることで、主要ブロックの一部において、高密度化と同等性能時の低消費電力を両立できた可能性がある。新しいリソグラフィーノードに直ちに移行せずとも、設計と配線の工夫で性能・電力の余地を作れるという「ポスト・ムーア」時代の方向性を示している。14

一方、次のことまでは証明していない。

• すべての3Dロジック積層が低電力・低温になること
• ブロック単位の低電力が、パッケージ全体の熱評価に相当すること
• 長時間の高負荷、異なる周囲温度、別の周波数設定でも同じ効果が続くこと
• さらに微細な接合ピッチで、歩留まりとコストが実用的な水準に収まること

τスケーリングは、単なる幾何学的な微細化ではなく、信号伝搬時間を縮めて設計の選択肢を増やす考え方だ。そのタイミング余裕を低電圧化に使えば省電力になるが、クロックの引き上げに使い切れば、電力面・熱面の利点は小さくなるか、消える可能性もある。

さらに、ウェハーの反り、層間の高精度アライメント、微細化した接合部での欠陥と歩留まり、電力供給、信号品質、熱・電気・物理制約を同時に最適化するEDAツールなど、課題は残る。Kirin 2026は、3D集積を省電力化に活用できることを示す興味深い実例ではある。しかし、3Dロジックの熱問題に最終回答を出したものではない。16