La scommessa dei materiali 2D: dalle promesse di laboratorio alla linea pilota

Per anni, l'industria dei semiconduttori ha visto nei materiali bidimensionali – sostanze dello spessore di pochi atomi – una via promettente per spingere il ridimensionamento dei transistor logici oltre i limiti fisici del silicio. Il problema è sempre stato la produzione. Far funzionare questi materiali delicati su wafer standard da 300 mm, con dimensioni competitive rispetto al silicio d'avanguardia, sembrava un obiettivo lontano.

Quella distanza si è appena ridotta drasticamente. A giugno 2026, al simposio IEEE/JSAP VLSI Technology and Circuits, un consorzio composto da Imec, ASML e TSMC ha presentato una dimostrazione senza precedenti: transistor a effetto di campo (FET) di tipo n e p, basati su canali 2D e completamente integrati su wafer da 300 mm, con un passo della griglia (Contacted Poly Pitch, CPP) di soli 50 nm .

Non si tratta dell'ennesimo esperimento di laboratorio. È la prima volta che transistor 2D complementari – sia nFET che pFET – vengono fabbricati insieme su un wafer di produzione a grandezza naturale, con un passo considerato universalmente il punto di ingresso dalla curiosità accademica alla manifattura industriale .

Cosa è stato costruito esattamente?

Il team ha dimostrato due tipi di dispositivi complementari, utilizzando diversi materiali di canale atomicamente sottili :

• nFET costruiti con MoS₂ (disolfuro di molibdeno) come canale.
• pFET costruiti con WS₂ (disolfuro di tungsteno) o WSe₂ (diseleniuro di tungsteno).

Tutti i dispositivi sono stati fabbricati sullo stesso wafer di silicio da 300 mm, utilizzando un flusso di integrazione scalabile e compatibile con le fasi di back-end della produzione . La scelta del tungsteno per i pFET è particolarmente degna di nota: Imec aveva già riportato prestazioni record per pFET basati su WSe₂ a IEDM 2025, raggiungendo correnti di pilotaggio fino a 690µA/µm .

Il numero chiave: passo della griglia di 50 nm

La metrica più importante è il CPP di 50 nm raggiunto per entrambi i dispositivi, sia nFET che pFET . Nella produzione di chip, il passo della griglia è una delle misure più critiche della densità dei transistor e un indicatore diretto di quanto aggressivamente si possa scalare un processo logico.

Per mettere tutto in prospettiva: i nodi di processo al silicio più avanzati di oggi operano con passi inferiori ai 50 nm. Dimostrare transistor con materiali 2D a un CPP di 50 nm su wafer da 300 mm prova che questi materiali esotici possono giocare nella stessa lega, non solo su minuscoli campioni di ricerca, ma sullo stesso formato di wafer utilizzato nelle fonderie ad alto volume .

Tre pietre miliari in un unico flusso di integrazione

Il lavoro congiunto ha raggiunto tre risultati specifici e misurabili che segnano un netto progresso rispetto alla precedente ricerca sui materiali 2D :

1. Primi dispositivi nFET e pFET al mondo a un CPP di 50 nm su wafer da 300 mm.
2. Entrambe le polarità dei transistor hanno mostrato una corrente di spegnimento (Ioff) estremamente bassa a tensione di gate zero (Vg=0V).
3. Le prestazioni dei pFET con canale WSe₂ si sono avvicinate a quelle dei record stabiliti su dispositivi su scala di laboratorio, convalidando che l'approccio di integrazione preserva la qualità del materiale.

Inoltre, il metodo di integrazione simile al CMOS ha prodotto fino al 94% di transistor operativi (definiti come Imax/Imin > 10⁵) sull'intero wafer, confermando che il processo è sia robusto che stabile .

Il processo che ha reso tutto possibile

Cosa ha permesso questo salto dal laboratorio alla fabbrica? Il consorzio ha sviluppato un approccio di integrazione innovativo, specificamente progettato per i dicalcogenuri di metalli di transizione (TMD), la classe di materiali 2D usata per i canali dei transistor . Il flusso include diversi moduli di processo chiave, critici per la fattibilità industriale :

• Litografia EUV (Extreme Ultraviolet) per modellare le minuscole strutture richieste per un passo di 50 nm.
• Tecniche di trasferimento dei materiali TMDC adatte a wafer interi.
• Integrazione di dielettrici ad alta costante dielettrica (high-k) per lo stack di gate.
• Isolamento del canale e fasi avanzate di planarizzazione chimico-meccanica (CMP).

È questa combinazione di strumenti standard per processi a semiconduttore con una gestione su misura dei materiali 2D a rendere il risultato una vera e propria svolta manifatturiera, non solo una dimostrazione di scienza dei materiali.

Due barriere abbattute in un colpo solo

Perché i transistor 2D potessero mai sostituire il silicio nei chip logici, l'industria doveva superare due sfide fondamentali . In primo luogo, era necessario costruire un flusso di integrazione completo su wafer da 300 mm, lo standard per la moderna produzione di chip. In secondo luogo, quel flusso doveva funzionare sia per dispositivi di tipo n che di tipo p alle stesse dimensioni ristrette, poiché la logica CMOS richiede coppie complementari.

Il lavoro di ASML-TSMC-Imec supera entrambi gli ostacoli con un'unica dimostrazione. Unendo la lunga ricerca di Imec sui dispositivi basati su TMD con le capacità litografiche di ASML e l'esperienza manifatturiera di TSMC, il gruppo ha dimostrato che i transistor con materiali 2D possono essere fabbricati, su larga scala, con il passo necessario per i futuri nodi logici .

Come si inserisce nella roadmap post-silicio

Non si tratta di un esperimento isolato, ma del culmine di un percorso di progresso costante che ha attraversato l'intero settore.

Imec iniziò a lavorare sull'integrazione su 300 mm di materiali FET 2D già nel 2018, quando dimostrò per la prima volta la crescita diretta tramite MOCVD di WS₂ su wafer a grandezza naturale . Nel 2019, il centro di ricerca mostrò transistor MoS₂ ultra-scalati con lunghezze di canale fino a 30 nm . Entro il 2020, Imec introdusse formalmente i materiali 2D nella propria roadmap di scaling logico, prevedendone l'introduzione a partire dal nodo A7 .

Più recentemente, Intel Foundry e Imec hanno dimostrato separatamente, a IEDM 2025, un'integrazione compatibile con fonderie a 300 mm di moduli critici per 2DFET, inclusi contatti source/drain e stack di gate . Alla stessa conferenza, la collaborazione di Imec con TSMC produsse prestazioni record per pFET su canali WSe₂, gettando le basi materiali per la svolta del 2026 .

Il risultato di ASML-TSMC-Imec pubblicato a giugno 2026 riunisce questi filoni in una singola, completa dimostrazione di transistor 2D complementari a un passo rilevante per la produzione su wafer di fabbrica. Lo schema di integrazione dovrebbe essere applicabile non solo ai materiali TMD usati in questo lavoro – MoS₂, WS₂ e WSe₂ – ma anche ad altri materiali di canale 2D .

Cosa succederà ora

La svolta è stata illustrata nell'articolo T1.3 al simposio VLSI 2026, intitolato "First EUV–enabled Integration Route for 50nm Pitch N and PMOS Transistors with 2D Materials Channel from a 300mm Fab" . Sebbene le caratteristiche dei dispositivi siano promettenti, questa rimane una dimostrazione di ricerca, non un prodotto commerciale. Prestazioni e affidabilità devono ancora essere dimostrate a passi ancora più ristretti, e l'industria deve ancora standardizzare l'esatto stack di materiali 2D per i nodi futuri.

Ma il significato è chiaro: per la prima volta, l'industria dei semiconduttori ha la prova tangibile che i transistor 2D possono seguire lo stesso percorso produttivo del silicio. La corsa alla logica post-silicio è appena diventata reale.