Nuovi colli di bottiglia: memoria e substrati ABF

Jun He ha esplicitamente indicato che il collo di bottiglia si sta spostando a monte della catena di fornitura, lontano dalla capacità produttiva CoWoS di TSMC:

• Memoria HBM: la fornitura di HBM è di fatto esaurita per tutto il 2026 presso tutti e tre i principali produttori di DRAM (SK hynix, Samsung, Micron) . Inoltre, si segnalano rischi di resa per lo stack HBM4E a 12 livelli, con voci di settore che indicano la possibilità che alcuni clienti ripieghino su configurazioni a 8 stack, riducendo la memoria effettiva per package di circa il 33% .
• Substrati ABF (Ajinomoto Build-up Film): i substrati ABF rimangono il collo di bottiglia critico per i package flip-chip ad alto numero di strati. La capacità CoWoS di TSMC è già completamente allocata per tutto il 2026 e buona parte del 2027, con tempi di consegna per ordini di packaging IA che oscillano tra le 52 e le 78 settimane . L'insufficienza di substrati ABF è un vincolo strutturale che limita il numero di package che TSMC può spedire, indipendentemente dalla disponibilità delle linee CoWoS .

Piani di espansione: dal 5.5x al 14x reticolo entro il 2028–2029

TSMC ha delineato una roadmap aggressiva per l'aumento delle dimensioni dei reticoli, con un ritmo di circa "una generazione all'anno":

Il CoWoS 14x reticolo dovrebbe integrare circa 10 grandi die di calcolo e 20 stack di memoria HBM in un singolo package, trasformandolo di fatto in un substrato di calcolo a livello di sistema . Alcune fonti indicano il 2028 per il 14x reticolo, mentre altre (inclusa la presentazione di Jun He) fanno riferimento al 2029 per la produzione commerciale. La discrepanza probabilmente riflette un tape-out nel 2028 e un aumento della produzione (ramp-up) nel 2029 .

Sfide tecniche per l'espansione

Scalare fino a 14x reticolo (e oltre) introduce diversi ostacoli fisici e di processo:

• Warpage/Stress meccanico: l'area maggiore del package crea curvature e stress significativi attraverso l'interposer, il substrato e lo stack di die, richiedendo materiali avanzati e un controllo di processo rigoroso .
• Integrità del segnale e densità di interconnessione: mantenere connessioni ad alta larghezza di banda e bassa latenza su un'area tripla richiede progressi nei micro-bump, nei TSV (silicon vias) e negli strati di ridistribuzione .
• Distribuzione dell'energia e gestione termica: un package da 14x che ospita ~10 die di calcolo e 20 stack HBM consumerà una potenza elevatissima, richiedendo soluzioni di raffreddamento innovative e reti di distribuzione dell'energia dedicate .
• Stitching litografico: i package più grandi di un singolo colpo di reticolo richiedono uno stitching multi-colpo preciso, una sfida produttiva chiave per la resa su larga scala .
• Disponibilità di substrati: i package più grandi richiedono substrati ABF più grandi e con un maggior numero di strati, ovvero il componente già più scarso .

TSMC ritiene che il CoWoS a livello di wafer (piuttosto che il packaging a livello di pannello) rimanga la soluzione migliore per queste interconnessioni di grandi dimensioni, poiché le tecnologie a pannello non possono ancora eguagliare la densità di interconnessione del CoWoS .

Posizionamento competitivo vs. Intel

Le rivelazioni di TSMC all'OCP APAC creano un netto contrasto con gli sforzi di Intel nel packaging:

• Differenziale di resa: diverse fonti di settore riportano che la concorrente tecnologia di packaging avanzato EMIB-T (Embedded Multi-Die Interconnect Bridge) di Intel sta ancora inseguendo il 90% di resa, mentre il CoWoS di TSMC ha già superato il 98% in HVM . Ciò rappresenta un divario di oltre 8 punti percentuali nella resa su larga scala.
• Roadmap delle dimensioni: TSMC punta a 14x reticolo (~12.000 mm²) entro il 2028–2029. Intel ha promesso pubblicamente un package da 12x reticolo con tempistiche simili, collocando TSMC con un'area target maggiore del 15-20% circa .
• Capacità ed ecosistema: TSMC ha ampliato la capacità CoWoS del 106% nel 2025 e ha aumentato il CapEx 2026 a un record di 60-64 miliardi di dollari, in parte per finanziare l'ulteriore espansione del packaging . La capacità CoWoS è esaurita fino al 2027, il che significa che i clienti di TSMC (Nvidia, AMD, Broadcom, ecc.) sono vincolati al suo ecosistema di packaging, creando un fossato strutturale .
• Posizione di Intel: l'attività di packaging per fonderia di Intel (incluso EMIB-T) è ancora nella fase di aumento della resa e non ha ancora raggiunto una scala produttiva paragonabile. Il divario in termini di resa e capacità significa che TSMC rimarrà il fornitore dominante di packaging avanzato per acceleratori IA di fascia alta nel prossimo futuro.

In conclusione

Il CoWoS 5.5x reticolo di TSMC ha raggiunto rese HVM del 98-99%, spostando il collo di bottiglia della supply chain dei chip IA dalle linee di packaging di TSMC verso la fornitura di memoria HBM e substrati ABF. L'azienda prevede di scalare fino a 14x reticolo (~12.000 mm²) entro il 2028–2029, in grado di integrare ~10 die di calcolo e 20 stack HBM, ma deve affrontare sfide meccaniche, termiche e legate ai substrati significative. Rispetto all'EMIB-T di Intel (con resa stimata ~90%), TSMC detiene un vantaggio dominante in termini di resa, scala e capacità nel packaging avanzato per l'IA.

Nuovi colli di bottiglia: memoria e substrati ABF

Jun He ha esplicitamente indicato che il collo di bottiglia si sta spostando a monte della catena di fornitura, lontano dalla capacità produttiva CoWoS di TSMC:

• Memoria HBM: la fornitura di HBM è di fatto esaurita per tutto il 2026 presso tutti e tre i principali produttori di DRAM (SK hynix, Samsung, Micron) . Inoltre, si segnalano rischi di resa per lo stack HBM4E a 12 livelli, con voci di settore che indicano la possibilità che alcuni clienti ripieghino su configurazioni a 8 stack, riducendo la memoria effettiva per package di circa il 33% .
• Substrati ABF (Ajinomoto Build-up Film): i substrati ABF rimangono il collo di bottiglia critico per i package flip-chip ad alto numero di strati. La capacità CoWoS di TSMC è già completamente allocata per tutto il 2026 e buona parte del 2027, con tempi di consegna per ordini di packaging IA che oscillano tra le 52 e le 78 settimane . L'insufficienza di substrati ABF è un vincolo strutturale che limita il numero di package che TSMC può spedire, indipendentemente dalla disponibilità delle linee CoWoS .

Piani di espansione: dal 5.5x al 14x reticolo entro il 2028–2029

TSMC ha delineato una roadmap aggressiva per l'aumento delle dimensioni dei reticoli, con un ritmo di circa "una generazione all'anno":

Il CoWoS 14x reticolo dovrebbe integrare circa 10 grandi die di calcolo e 20 stack di memoria HBM in un singolo package, trasformandolo di fatto in un substrato di calcolo a livello di sistema . Alcune fonti indicano il 2028 per il 14x reticolo, mentre altre (inclusa la presentazione di Jun He) fanno riferimento al 2029 per la produzione commerciale. La discrepanza probabilmente riflette un tape-out nel 2028 e un aumento della produzione (ramp-up) nel 2029 .

Sfide tecniche per l'espansione

Scalare fino a 14x reticolo (e oltre) introduce diversi ostacoli fisici e di processo:

• Warpage/Stress meccanico: l'area maggiore del package crea curvature e stress significativi attraverso l'interposer, il substrato e lo stack di die, richiedendo materiali avanzati e un controllo di processo rigoroso .
• Integrità del segnale e densità di interconnessione: mantenere connessioni ad alta larghezza di banda e bassa latenza su un'area tripla richiede progressi nei micro-bump, nei TSV (silicon vias) e negli strati di ridistribuzione .
• Distribuzione dell'energia e gestione termica: un package da 14x che ospita ~10 die di calcolo e 20 stack HBM consumerà una potenza elevatissima, richiedendo soluzioni di raffreddamento innovative e reti di distribuzione dell'energia dedicate .
• Stitching litografico: i package più grandi di un singolo colpo di reticolo richiedono uno stitching multi-colpo preciso, una sfida produttiva chiave per la resa su larga scala .
• Disponibilità di substrati: i package più grandi richiedono substrati ABF più grandi e con un maggior numero di strati, ovvero il componente già più scarso .

TSMC ritiene che il CoWoS a livello di wafer (piuttosto che il packaging a livello di pannello) rimanga la soluzione migliore per queste interconnessioni di grandi dimensioni, poiché le tecnologie a pannello non possono ancora eguagliare la densità di interconnessione del CoWoS .

Posizionamento competitivo vs. Intel

Le rivelazioni di TSMC all'OCP APAC creano un netto contrasto con gli sforzi di Intel nel packaging:

• Differenziale di resa: diverse fonti di settore riportano che la concorrente tecnologia di packaging avanzato EMIB-T (Embedded Multi-Die Interconnect Bridge) di Intel sta ancora inseguendo il 90% di resa, mentre il CoWoS di TSMC ha già superato il 98% in HVM . Ciò rappresenta un divario di oltre 8 punti percentuali nella resa su larga scala.
• Roadmap delle dimensioni: TSMC punta a 14x reticolo (~12.000 mm²) entro il 2028–2029. Intel ha promesso pubblicamente un package da 12x reticolo con tempistiche simili, collocando TSMC con un'area target maggiore del 15-20% circa .
• Capacità ed ecosistema: TSMC ha ampliato la capacità CoWoS del 106% nel 2025 e ha aumentato il CapEx 2026 a un record di 60-64 miliardi di dollari, in parte per finanziare l'ulteriore espansione del packaging . La capacità CoWoS è esaurita fino al 2027, il che significa che i clienti di TSMC (Nvidia, AMD, Broadcom, ecc.) sono vincolati al suo ecosistema di packaging, creando un fossato strutturale .
• Posizione di Intel: l'attività di packaging per fonderia di Intel (incluso EMIB-T) è ancora nella fase di aumento della resa e non ha ancora raggiunto una scala produttiva paragonabile. Il divario in termini di resa e capacità significa che TSMC rimarrà il fornitore dominante di packaging avanzato per acceleratori IA di fascia alta nel prossimo futuro.

In conclusione

Il CoWoS 5.5x reticolo di TSMC ha raggiunto rese HVM del 98-99%, spostando il collo di bottiglia della supply chain dei chip IA dalle linee di packaging di TSMC verso la fornitura di memoria HBM e substrati ABF. L'azienda prevede di scalare fino a 14x reticolo (~12.000 mm²) entro il 2028–2029, in grado di integrare ~10 die di calcolo e 20 stack HBM, ma deve affrontare sfide meccaniche, termiche e legate ai substrati significative. Rispetto all'EMIB-T di Intel (con resa stimata ~90%), TSMC detiene un vantaggio dominante in termini di resa, scala e capacità nel packaging avanzato per l'IA.