CoWoS di TSMC ed EMIB-T di Intel: il nuovo collo di bottiglia dei chip per l’IA

Il vincolo per la disponibilità dei chip di intelligenza artificiale si sta spostando oltre la fabbrica dei wafer. Un die logico, anche se prodotto con il nodo più avanzato, non può diventare un acceleratore pronto per il mercato finché non viene integrato con memoria HBM, substrato e packaging avanzato. È in questa fase che CoWoS di TSMC è diventato un punto critico della catena di fornitura.

Secondo stime di analisti riprese dai media taiwanesi, TSMC punterebbe a raddoppiare la capacità CoWoS: da circa 130.000 wafer equivalenti al mese previsti nel 2026 a circa 260.000 entro la fine del 2028. L’espansione sarebbe concentrata nel campus dell’Arizona e nell’impianto AP7 di Taiwan. Si tratta però di una previsione riportata da analisti, non di un impegno dettagliato e ufficiale di TSMC: tempi, mix di prodotti e resa produttiva effettiva restano quindi incerti. 78

Perché CoWoS è diventato il collo di bottiglia dell’IA

CoWoS, acronimo di Chip-on-Wafer-on-Substrate, è una famiglia di tecnologie di packaging 2,5D. Serve ad affiancare grandi die di calcolo — o più chiplet — e pile di memoria ad alta banda, le HBM (High Bandwidth Memory), all’interno dello stesso package.

Per gli acceleratori IA moderni non è sufficiente fabbricare il processore. Occorre realizzare collegamenti molto fitti tra die e memoria, sostenere enorme larghezza di banda, gestire l’alimentazione e ottenere rese affidabili su package di dimensioni eccezionali. Se manca la capacità di packaging, il chip non può essere spedito, anche quando i wafer logici sono già disponibili.

La domanda è inoltre estremamente concentrata. NVIDIA, Google, AMD e Amazon hanno assorbito insieme oltre il 90% della capacità mondiale di CoWoS e della fornitura HBM per valore nel 2025, pur rappresentando solo circa il 12% della produzione di die logici avanzati, secondo l’analisi di Epoch AI. 35 TrendForce segnala che la scarsità di CoWoS si è estesa a macchinari, substrati, materiali di packaging e altri componenti. 39

In pratica, l’allocazione della capacità conta quanto la capacità stessa. Le prenotazioni dei maggiori clienti possono lasciare alle aziende più piccole e ai nuovi programmi di acceleratori personalizzati tempi lunghi per qualifiche tecniche e approvvigionamento.

L’espansione TSMC è ampia, ma le stime non coincidono

Il traguardo di 260.000 wafer equivalenti mensili a fine 2028 rappresenta una previsione aggressiva. Altre valutazioni pubblicate indicano livelli inferiori: Mizuho stima 140.000 unità mensili nel 2026 e 190.000-200.000 nel 2027, mentre un’altra previsione indica circa 220.000 unità al mese entro la fine del 2028. 64

Queste differenze sono rilevanti: si tratta di stime di analisti e della filiera, non di dati equivalenti né di output garantito. Possono basarsi su ipotesi diverse riguardo alle varianti CoWoS, al ricorso a fornitori esterni, alle rese e alla conversione in wafer equivalenti. Il punto più solido è un altro: TSMC e il suo ecosistema stanno espandendo rapidamente la capacità, ma anche la domanda di packaging per l’IA continua a crescere.

TSMC sta costruendo capacità di packaging avanzato anche in Arizona e ampliando siti a Taiwan. Per ora, tuttavia, il packaging avanzato resta fortemente concentrato in Asia. Gli impianti statunitensi fanno parte di un processo di localizzazione pluriennale, non segnano un’immediata fine della centralità di Taiwan nella filiera. 40

EMIB-T di Intel: un’architettura diversa da CoWoS

Intel segue una strada fisicamente differente con EMIB, Embedded Multi-die Interconnect Bridge. Invece di collocare tutti i die su un grande interposer di silicio che copre l’intero package, EMIB incorpora piccoli ponti di silicio nel substrato organico, soltanto nei punti in cui i chip vicini richiedono collegamenti densi e veloci. 1725

EMIB-T estende questo schema con through-silicon vias, canali verticali nel ponte di silicio. Secondo Intel, tali canali portano l’alimentazione direttamente ai chip anziché farla passare attorno al ponte, con vantaggi nell’efficienza energetica e nella trasmissione dei segnali nei package IA più complessi. 25

Il compromesso architetturale può essere riassunto così:

• CoWoS impiega un’integrazione basata su un interposer più esteso, pensata per package di grandi dimensioni e altissima larghezza di banda.
• EMIB/EMIB-T usa ponti localizzati, riducendo la quantità di silicio necessaria per l’interposer e offrendo un potenziale vantaggio di costo se le rese sono comparabili. 17

Intel ha dichiarato che EMIB-T dovrebbe scalare oltre 12 volte la dimensione del reticolo entro il 2028. 17 Questo ne fa un’opzione concreta per alcuni sistemi a chiplet di dimensioni molto grandi, soprattutto acceleratori personalizzati progettati fin dall’inizio attorno a una topologia basata sui ponti.

EMIB-T non va però presentato come un sostituto automatico di CoWoS. La scelta del packaging dipende dall’organizzazione della memoria, dalla disposizione dei die, dal budget energetico, dalla progettazione termica, dai requisiti di interconnessione, dal calendario software e dalla qualifica del fornitore. Un progetto già sviluppato per una piattaforma non può necessariamente cambiare tecnologia di packaging nelle fasi finali del ciclo di prodotto.

Cosa cambia per la filiera dei chip IA

Il packaging diventa una risorsa strategica

Le aziende che progettano chip IA devono assicurarsi molto più che l’accesso ai wafer di frontiera. Hanno bisogno di disponibilità sincronizzata di HBM, substrati avanzati, test, assemblaggio e packaging. La scarsità di CoWoS può quindi determinare quantità prodotte e calendario dei lanci con la stessa immediatezza dell’accesso ai nodi logici avanzati. 3539

Questo favorisce la co-progettazione anticipata e gli accordi di capacità a lungo termine. Il fornitore di packaging non è più soltanto l’ultimo passaggio industriale: diventa un partner centrale per l’architettura del chip e la pianificazione della fornitura.

Più opzioni geografiche, ma Taiwan resta decisiva

La capacità TSMC in Arizona e le attività statunitensi di packaging avanzato di Intel aumentano le alternative geografiche. Intel presenta EMIB come parte della propria piattaforma di packaging avanzato negli Stati Uniti, mentre TSMC sta costruendo i suoi primi impianti statunitensi dedicati a questa fase. 2540

La diversificazione può ridurre la concentrazione ai margini, ma non eliminarla. Taiwan resta essenziale per il packaging avanzato ad alto volume. Costruire un’alternativa qualificata richiede molto più dello spazio in fabbrica: servono maturità di processo, rese elevate, forniture di materiali, integrazione HBM, test e validazione presso i clienti.

Più peso per Intel, OSAT e produttori di memoria

I limiti di CoWoS aprono a Intel Foundry la possibilità di vendere servizi di packaging anche a clienti che scelgono un altro produttore per il die logico. Il design a ponti localizzati di EMIB-T offre a Intel una proposta differenziata, non una semplice replica di CoWoS. 1725

Al tempo stesso, acquistano rilevanza strategica gli OSAT — le aziende specializzate in assemblaggio e test conto terzi —, i fornitori di substrati e i produttori di HBM. Il collo di bottiglia attraversa infatti un insieme di input interdipendenti, non una singola linea di packaging. 39

Lo scenario più probabile fino alla fine del decennio

È improbabile che CoWoS scompaia o che EMIB-T conquisti ogni programma. Più verosimilmente, il mercato del packaging avanzato si segmenterà:

• CoWoS resterà cruciale per gli acceleratori più grandi e più esigenti in termini di banda di memoria.
• EMIB-T potrà servire architetture che beneficiano di ponti localizzati, alimentazione alternativa e minore uso di interposer in silicio.
• Integrazione 3D e packaging a livello di pannello riceveranno maggiore attenzione, mentre crescono dimensioni dei package, numero di pile HBM, requisiti di potenza e costi.

TSMC starebbe valutando una produzione in rampa di CoPoS, tecnologia di packaging a livello di pannello, attorno al 2028-2029; report successivi hanno però indicato una possibile tempistica più tardiva. 912 L’incertezza riassume la sfida principale: le roadmap del packaging avanzato evolvono rapidamente, ma i calendari di commercializzazione dipendono dalla maturità produttiva tanto quanto dalle ambizioni progettuali.

Per chi acquista chip IA, la conclusione è semplice: la potenza di calcolo di frontiera non si compra più soltanto prenotando wafer. Riservare, qualificare e scalare il packaging avanzato è diventato parte integrante del vantaggio competitivo.