Samsung svela il primo transistor 3D al mondo con un passo di gate record di 42 nm

Samsung ha ripensato dalle fondamenta la struttura del transistor logico, e il mondo dei semiconduttori ha preso nota. Durante il simposio VLSI del 2026, il centro di Ricerca e Sviluppo sui Semiconduttori dell'azienda ha svelato il primo transistor funzionale a effetto di campo impilato in 3D (3DSFET) del settore, guadagnandosi il prestigioso premio come "miglior articolo" (Best Paper Award) tra oltre 1.000 candidature . Non si tratta di un semplice miglioramento incrementale, ma di un vero e proprio cambio di paradigma: dall'orizzontale al verticale, un balzo in avanti che promette di superare i muri fisici che stanno stringendo d'assedio il design tradizionale dei chip.

Il cuore di questa conquista risiede in un passo di gate (gate pitch) record di 42 nanometri, una metrica che definisce la larghezza orizzontale di un singolo transistor. Il precedente punto di riferimento del settore era di 48 nm, il che rende questo un significativo balzo in avanti in termini di densità . Cosa ancora più importante, Samsung ha raggiunto questo risultato non rimpicciolendo ulteriormente un transistor convenzionale, ma costruendolo verso l'alto.

Uscire dalla trappola orizzontale

Per decenni, l'avanzamento dei chip logici è stato una storia di dimensioni dei transistor sempre più ridotte per racchiudere più potenza nella stessa area di silicio. Tuttavia, questo ridimensionamento orizzontale ha incontrato un collo di bottiglia fondamentale. Per prevenire interferenze elettriche tra transistor di tipo N (NMOS) e di tipo P (PMOS) adiacenti, posti fianco a fianco, è necessario uno strato di isolamento fisico. Questo strato isolante non può essere assottigliato all'infinito senza rischiare diafonia (crosstalk) e degradazione delle prestazioni, ponendo di fatto un limite invalicabile alla vicinanza con cui i transistor possono essere impacchettati .

L'innovazione di Samsung consiste nell'aggirare completamente il problema. Invece di posizionare i transistor NMOS e PMOS uno accanto all'altro, la nuova architettura 3DSFET li impila verticalmente. Ciò significa che il critico strato di isolamento tra i due tipi di transistor diventa una struttura verticale, che non consuma area superficiale aggiuntiva sul chip. In teoria, questo approccio può raddoppiare la densità dei transistor all'interno della stessa impronta, senza spingersi oltre i limiti dell'isolamento orizzontale .

Le innovazioni fondamentali: Nanosheet a triplo strato e un record di 42 nm

L'implementazione pratica di questa visione verticale è un'impresa di scienza dei materiali e ingegneria di precisione. Il team di Samsung non si è limitato a impilare due semplici transistor uno sull'altro. Il loro 3DSFET utilizza canali nanosheet a triplo strato sia per il transistor superiore (tipo P) che per quello inferiore (tipo N), per un totale di sei nanosheet su un singolo wafer. Questo rappresenta il maggior numero di nanosheet impilati mai dimostrato in un FET 3D stacked o in un FET complementare (CFET) . L'architettura nanosheet offre già di per sé un controllo elettrostatico superiore sulla corrente, e la sua combinazione con l'impilamento verticale crea una potente sinergia per l'efficienza prestazionale ed energetica.

Per raggiungere questo obiettivo, gli ingegneri hanno dovuto risolvere la sfida critica dell'isolamento elettrico. I transistor verticalmente adiacenti richiedono una barriera isolante perfetta per funzionare in modo indipendente. Il team ha introdotto uno strato dielettrico intermedio di alta qualità tra il dispositivo superiore e quello inferiore. Questo isolante verticale è la chiave che sblocca l'integrazione densa, eliminando la diafonia che altrimenti renderebbe il progetto non funzionante .

Il risultato è un dispositivo completamente operativo con un passo di gate di 42 nm, il più piccolo mai registrato pubblicamente. Wookhyun Kwon, esperto del team Logic TD di Samsung, ha chiarito che, sebbene ricerche precedenti avessero riportato dimensioni inferiori, la cifra di 42 nm è la più piccola mai raggiunta in una struttura a transistor realmente fabbricata .

Un riconoscimento da premio

L'importanza di questo lavoro è stata immediatamente riconosciuta dalla comunità accademica e industriale al VLSI Symposium, una delle tre principali conferenze mondiali sui semiconduttori. L'articolo, intitolato "First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications" (Prima dimostrazione di FET 3D stacked con passo di gate di 42 nm e canali nanosheet a triplo strato per applicazioni logiche avanzate) e redatto da Donghoon Hwang e colleghi, ha ottenuto un punteggio di revisione di 8,29 su 10, il più alto tra tutte le candidature . Questo punteggio eccezionale gli è valso sia il premio come miglior articolo (Best Paper Award) che la designazione come "Tecnologia in evidenza" (Technology Highlight) del simposio .

La strada futura per i chip di AI e HPC

Samsung immagina l'architettura 3DSFET come una tecnologia fondante per il futuro dei semiconduttori logici ad alte prestazioni, mirando specificamente alle esigenze estreme delle applicazioni di prossima generazione di intelligenza artificiale (AI) e calcolo ad alte prestazioni (HPC), dove la densità dei transistor è una leva prestazionale critica .

Tuttavia, è essenziale considerare questa come una monumentale prova di fattibilità piuttosto che un annuncio di prodotto. Il lavoro esiste attualmente a livello dimostrativo. Il team Logic TD di Samsung ha dichiarato che continuerà la ricerca con l'obiettivo di una futura commercializzazione, ma non è stata specificata alcuna tempistica per la produzione di massa. Resta uno sviluppo significativo da compiere per trasformare questa dimostrazione su singolo dispositivo in un processo ad alta resa e producibile su larga scala . Nonostante la lunga strada ancora da percorrere, Samsung ha fornito una risposta concreta e convalidata alla domanda su cosa verrà dopo l'era dei nanosheet: si va verso l'alto.