TSMC punta a 110.000 wafer da 2 nm e 210.000 da 3 nm al mese entro metà 2027, secondo le fonti della filiera

La corsa ai chip per l’intelligenza artificiale richiede non soltanto processi produttivi più avanzati, ma anche capacità industriale e packaging in quantità. Secondo indiscrezioni della filiera riprese da TrendForce, TSMC potrebbe portare la propria capacità mensile a 110.000 wafer da 2 nm e 210.000 wafer da 3 nm entro metà 2027. Sono numeri rilevanti, ma vanno letti per ciò che sono: obiettivi riportati da fonti della supply chain, non previsioni ufficiali di TSMC. 1719

I target indicati per metà 2027

Le informazioni citate da TrendForce indicano una crescita della capacità produttiva a 2 nm da circa 90.000 wafer al mese a fine 2026 a 110.000 wafer a metà 2027: un aumento di circa il 22%. Per i 3 nm, la capacità dovrebbe superare i 180.000 wafer mensili a fine 2026 e raggiungere quota 210.000 entro metà 2027, ossia oltre il 16% in più nello stesso intervallo. 17

Il confronto su un orizzonte più ampio è ancora più marcato: la capacità a 3 nm passerebbe da circa 120.000-130.000 wafer mensili alla fine del 2025 a 210.000 a metà 2027, pari a circa il 70% in più se il programma venisse realizzato. 20

TSMC non ha convalidato pubblicamente queste specifiche cifre mensili. Le stime provengono da fonti della catena di approvvigionamento e non equivalgono quindi a una guidance societaria. 1719

Taiwan resta il perno, con Arizona e Giappone a supporto

Nel breve periodo, Taiwan resta il centro dell’espansione sui nodi più avanzati. I resoconti individuano la Fab 22 di Kaohsiung tra i siti dell’aumento di capacità N2/A16, mentre la Fab 20 di Hsinchu è a sua volta indicata come impianto in fase di crescita per N2 e A16. 51

Sul fronte 3 nm, secondo le notizie disponibili TSMC starebbe riconfigurando a Taiwan parte delle apparecchiature esistenti a 5 nm per impiegarle sul processo a 3 nm. Riutilizzare infrastrutture produttive già qualificate può aumentare l’output più rapidamente rispetto alla sola costruzione di nuovi stabilimenti, anche se l’azienda non ha fornito dettagli pubblici sulla ripartizione degli strumenti per singolo sito. 24

La presenza internazionale si sta estendendo:

• Arizona: il primo stabilimento ha avviato la produzione a 4 nm; le fasi successive sono previste per tecnologie a 3 nm, 2 nm e classe A16. TSMC ha inoltre annunciato ulteriori 100 miliardi di dollari di investimenti per nuovi impianti statunitensi e capacità di packaging avanzato. 4538
• Giappone: a Kumamoto è prevista l’espansione con una seconda fabbrica che, secondo i resoconti sulla roadmap industriale, dovrebbe supportare tecnologie fino a 3 nm. 51
• Ulteriori capacità 3 nm riportate: un’altra fonte riferisce di nuovi impianti a 3 nm tra Taiwan, Arizona e Giappone, affiancati dalle conversioni di strumenti a Taiwan. 33

Non è ancora chiaro quale quota dei target aggregati proverrà da ogni stabilimento né con quali tempistiche. La conclusione più solida è che Taiwan rimarrà essenziale per l’aumento immediato della capacità, mentre Arizona e Giappone ampliano progressivamente la base manifatturiera geografica di TSMC.

La domanda per IA e HPC sostiene il ciclo di investimenti

TSMC ha portato il piano di spesa in conto capitale per il 2026 a 60-64 miliardi di dollari, citando una domanda strutturale pluriennale per l’intelligenza artificiale e l’HPC (high-performance computing, calcolo ad alte prestazioni). L’azienda ha dichiarato di accelerare la propria presenza produttiva globale, con fab dedicate ai nodi avanzati e al packaging a Taiwan e ampliamenti in Arizona, Giappone e Germania. 38

La spesa non riguarda soltanto lo spazio fisico in fabbrica. La produzione di semiconduttori avanzati richiede macchinari litografici, strumenti di processo, materiali qualificati, miglioramenti delle rese produttive e capacità di packaging in grado di accompagnare chip per IA sempre più grandi e complessi.

Il packaging CoWoS è un altro collo di bottiglia

Per molti acceleratori di IA non basta produrre il die logico più avanzato. Occorre poi collegarlo a memoria ad alta larghezza di banda tramite tecniche di packaging avanzato. È qui che entra in gioco CoWoS (Chip on Wafer on Substrate), una tecnologia TSMC fondamentale per integrare chip e memoria HBM.

TrendForce ha riportato che la capacità CoWoS potrebbe circa raddoppiare entro il 2028; anche questa è però una stima basata sulla supply chain e non un obiettivo confermato direttamente da TSMC. 17 Separatamente, TSMC ha indicato per CoWoS una crescita annua composta superiore all’80% tra il 2022 e il 2027. 45

Anche l’Arizona dovrebbe entrare in questa rete: secondo un dirigente citato da Reuters, TSMC prevede di aprire nello Stato un impianto per il packaging dei chip entro il 2029. 47

Dopo i 2 nm: A14, A13, A12 e N2U

La roadmap pubblica di TSMC prosegue oltre la famiglia N2:

• A14: processo della classe 1,4 nm, programmato per la produzione nel 2028. 11
• A13: processo della classe 1,3 nm previsto nel 2029, derivato da A14 e rivolto ad applicazioni client. 10
• A12: anch’esso atteso nel 2029, deriva dal percorso A16 ed è pensato per HPC e IA, con alimentazione dal retro del chip (backside power delivery). 10
• N2U: estensione della famiglia N2 pianificata per il 2028. 10

In questa prospettiva, il potenziamento riportato per 2 nm e 3 nm non è solo una risposta tattica alla domanda attuale: rappresenta la base produttiva per passare alle successive generazioni sotto i 2 nm.

ASML, High-NA EUV e fotomaschere da 12 pollici

TSMC e ASML hanno avviato formalmente un’iniziativa industriale per far evolvere la litografia High-NA EUV dalle attuali fotomaschere da 6 pollici verso fotomaschere da 12 pollici. Il programma punta a una linea pilota per maschere da 12 pollici entro il 2031 e alla disponibilità dei sistemi litografici necessari per la produzione su nodi avanzati entro il 2033. 2

La High-NA EUV potrà inizialmente entrare in produzione con le attuali maschere da 6 pollici. Il passaggio al formato maggiore è pensato per migliorare la produttività delle fab, ridurre i costi di produzione e superare i vincoli legati allo stitching, cioè l’unione di più campi di esposizione. 2 Secondo i resoconti, TSMC mira alla produzione ad alto volume con High-NA EUV dal 2030: una data successiva alle tappe annunciate per A14, A13 e A12, e non una condizione necessaria per i loro primi lanci. 311

Cosa tenere d’occhio

Il punto centrale è chiaro: TSMC sta investendo insieme in fabbricazione dei wafer e packaging avanzato per servire una domanda sostenuta di IA e HPC. L’aumento della spesa 2026, l’espansione in Arizona e la roadmap tecnologica di lungo periodo sono stati comunicati o riportati pubblicamente. 384711

Le cifre più eclatanti — da 90.000 a 110.000 wafer mensili per i 2 nm e da oltre 180.000 a 210.000 per i 3 nm — restano invece indiscrezioni della filiera. Sono un indicatore utile della scala e della rapidità dell’espansione attesa fino a metà 2027, ma non vanno trattate come obiettivi ufficiali di capacità finché TSMC non diffonderà un aggiornamento diretto. 1719