La scommessa 50x di TSMC sulla fotonica al silicio: come COUPE ridefinirà i data center IA entro il 2028

TSMC scommette forte sulla luce. Il gigante dei semiconduttori sta accelerando l'espansione della sua capacità produttiva nel campo della fotonica al silicio a un ritmo mai visto nel settore, puntando a un aumento di 50x della produzione di wafer per circuiti fotonici integrati (PIC) entro il 2028. La mossa è una risposta diretta alla domanda esplosiva di larghezza di banda da parte dei data center per l'intelligenza artificiale, dove le tradizionali interconnessioni in rame stanno raggiungendo i loro limiti fisici.

Il veicolo di questa transizione è COUPE (Compact Universal Photonic Engine), la piattaforma di fotonica al silicio di TSMC. La prima generazione di COUPE offre 1,6 Tbps per motore ottico, utilizzando otto canali PAM4 a 200 Gbps per lato, ed è entrata in produzione di massa nel 2026, con spedizioni in volume in aumento da metà anno ^SMN. Una seconda generazione, che punta a 6,4 Tbps, è attesa per il 2027, mentre una terza, con l'obiettivo di 12,8 Tbps, è già sulla roadmap ^LN.

Gli Obiettivi di Capacità: da 500 a 25.000 Wafer al Mese

Il piano di espansione è nettamente scaglionato. Secondo recenti rapporti di Commercial Times e TrendForce, la capacità produttiva di PIC di TSMC passerà dagli attuali 500 wafer al mese a 10.000 wafer al mese entro il secondo trimestre del 2026. Entro il quarto trimestre del 2026, il numero salirà a 15.000, e l'obiettivo per il 2028 è di almeno 25.000 wafer al mese ^MTT.

Considerando una stima di 648 chip per wafer, la capacità del 2028 produrrebbe circa 194 milioni di chip PIC all'anno a regime ^T1. Per fare un confronto, l'attuale capacità di circa 500 wafer al mese produce circa 4 milioni di chip all'anno ^T.

Clienti Chiave: NVIDIA e Broadcom in Prima Linea

NVIDIA e Broadcom sono identificati come i primi clienti principali per la produzione in volume di COUPE, con rapporti che indicano ordini già effettuati ^MAE. Data la capacità produttiva limitata di PIC durante la fase iniziale di crescita nel 2026-2027, ci si aspetta che queste due società siano le principali beneficiarie della produzione iniziale ^T.

NVIDIA si è mossa aggressivamente per mettere al sicuro la sua filiera ottica. Nel marzo 2026, l'azienda ha investito 4 miliardi di dollari (2 miliardi ciascuna) in Lumentum e Coherent, bloccando impegni di approvvigionamento pluriennali per chip laser ad alte prestazioni e materiali ottici avanzati ^EL. NVIDIA prevede di implementare switch basati su COUPE, inclusi gli switch fotonici Ethernet Spectrum-X nella seconda metà del 2026, utilizzando la tecnologia SoIC di TSMC ^R.

La Tecnologia: COUPE + SoIC-X

COUPE è fondamentalmente un'innovazione nel packaging. Utilizza l'avanzata tecnologia SoIC-X (System on Integrated Chips) di TSMC per impilare un circuito integrato elettronico (EIC) direttamente sopra un circuito integrato fotonico (PIC) usando il bonding ibrido rame-rame ^STS. L'EIC è prodotto con un nodo di processo di classe 65nm, mentre il PIC gestisce la segnalazione ottica ^SS.

Questa integrazione eterogenea è il fattore abilitante chiave. Unendo i chip elettronici e fotonici con un passo inferiore ai dieci micrometri, TSMC afferma che COUPE offre un miglioramento dell'efficienza energetica da 5 a 10 volte, una latenza da 10 a 20 volte inferiore e un ingombro più compatto rispetto ai moduli ottici tradizionali ^T.

L'approccio ha attratto un ecosistema più ampio. TSMC ha stretto partnership con i fornitori di strumenti EDA Ansys, Synopsys e Cadence per supportare la progettazione fotonica, e Himax è stato confermato come fornitore esclusivo degli array di microlenti per le prime due generazioni di COUPE ^SLM.

Il Mercato CPO Raggiunge un Punto di Svolta nel 2026

Il 2026 è ampiamente descritto come l'anno in cui l'ottica co-packaged (CPO) passa dalle implementazioni pilota alla produzione commerciale su larga scala ^HG. Molteplici rapporti di ricerche di mercato convergono su questa tempistica: il mercato CPO è stimato tra i 2,2 e i 4,2 miliardi di dollari nel 2026, con un tasso di crescita annuale composto (CAGR) previsto del 25-35% fino al 2031 ^G. IDTechEx prevede che il mercato supererà i 20 miliardi di dollari entro il 2036, crescendo a un CAGR del 37% ^I.

I data center per l'IA sono il principale motore della domanda. Lo switch Ethernet Spectrum-6 di NVIDIA, svelato al CES 2026, offre una larghezza di banda aggregata di 409,6 Tbps utilizzando motori fotonici al silicio integrati e riduce il consumo energetico delle interconnessioni di 5 volte rispetto alla generazione precedente ^M. Anche Broadcom e Marvell stanno sviluppando piattaforme CPO che puntano a velocità di 1,6T e oltre ^AP.

Il vantaggio in termini di efficienza energetica è notevole. I sistemi tradizionali in rame e con moduli collegabili consumavano 12-15 picojoule per bit all'inizio del 2025, mentre i nuovi sistemi CPO di Broadcom e NVIDIA operano a 5 pJ/bit o meno, con una roadmap che punta a scendere sotto 1 pJ/bit ^MF.

Sfide di Resa e Vincoli di Packaging

Il piano di espansione comporta rischi significativi. Alcuni rapporti citano una resa ipotetica dello stacking SoIC di circa il 50% per la produzione iniziale, che di fatto dimezzerebbe il numero di motori ottici finiti rispetto al conteggio grezzo dei chip PIC ^T1. Considerando anche le perdite di resa nelle fasi di assemblaggio a valle, le spedizioni effettive di motori ottici potrebbero essere sostanzialmente inferiori: si stima che, con la capacità attuale, si possano ottenere circa 39 milioni di unità, che salirebbero a 486 milioni con l'obiettivo del 2028, a fronte dei 194 milioni di chip grezzi ¹.

La capacità di packaging avanzato è di per sé un collo di bottiglia. La capacità CoWoS (Chip-on-Wafer-on-Substrate) di TSMC è esaurita fino al 2026, e l'amministratore delegato C.C. Wei ha pubblicamente riconosciuto che la situazione per CoWoS rimane estremamente tesa ^O. TSMC prevede una crescita della capacità CoWoS a un CAGR superiore all'80% dal 2022 al 2027, ma la fotonica al silicio ora compete per la stessa capacità di packaging avanzato (CoWoS e SoIC) già messa a dura prova dall'integrazione di GPU e HBM ^TB. Gli analisti del settore descrivono la capacità di fotonica al silicio di TSMC come il prossimo probabile collo di bottiglia nella filiera dell'IA dopo CoWoS ^MB.

Riepilogo: La Roadmap della Capacità PIC di TSMC

Metrica	Attuale (2024–2025)	Q2 2026	Q4 2026	Obiettivo 2028
Capacità wafer PIC (mensile)	~500 MT	10.000 MT	15.000 MT	≥25.000 MT
Produzione annua chip PIC (stima)	~4M T	~78M T	~117M T	~194M T
Stato piattaforma COUPE	Pre-produzione	Inizio produzione di massa S	Espansione volumi S	Obiettivo volumi più alti
Clienti principali	—	NVIDIA, Broadcom MA	NVIDIA, Broadcom MA	NVIDIA, Broadcom + altri

In Sintesi

TSMC sta eseguendo un'espansione di capacità storicamente aggressiva nel campo della fotonica al silicio, ancorata alla piattaforma COUPE/SoIC-X e alimentata dalla domanda dei data center per l'IA. Il passaggio da 500 a 25.000 wafer al mese in meno di tre anni rappresenta un aumento di 50x, con implicazioni per l'intera filiera hardware dell'IA. Tuttavia, la maturità delle rese (in particolare quelle dello stacking SoIC, intorno al 50%) e il più ampio collo di bottiglia del packaging avanzato rimangono i rischi a breve termine più significativi ^MHTM.

Se avrà successo, la scommessa di TSMC sulla luce consoliderà il suo ruolo di fonderia centrale per le tecnologie di interconnessione dell'era dell'IA, estendendo il suo dominio oltre la logica e il packaging avanzato fino al dominio ottico.