bLLC sta per Big Last-Level Cache. Le indiscrezioni la descrivono come la risposta diretta di Intel alla tecnologia 3D V-Cache / X3D di AMD, con l'obiettivo di fornire un significativo aumento della cache L3 per i carichi di lavoro gaming e sensibili alla memoria . La cache non ha una dimensione unica per l'intera gamma, ma è segmentata per fascia di SKU :

• Core Ultra 9 (ammiraglia): fino a 288 MB di bLLC, ottenuta tramite un design a due tile (2 × 144 MB) .
• Core Ultra 7: fino a 144 MB di bLLC, probabilmente su un singolo tile compute .
• I dettagli sulla bLLC per i modelli Core Ultra 5 e Core Ultra 3 di fascia inferiore sono meno chiaramente supportati dalle fughe di notizie disponibili, anche se alcuni rapporti suggeriscono che la bLLC potrebbe apparire anche nelle SKU con moltiplicatore bloccato (non-K) .

Il posizionamento della bLLC sul ringbus all'interno di ogni tile compute è anche un dettaglio architetturale notevole . Le affermazioni di Intel sulle prestazioni rispetto alla linea X3D di AMD rimangono non verificate da benchmark indipendenti .

Configurazioni dei core e varianti di potenza

Ammiraglia — design a due tile da 52 core

La SKU di punta di Nova Lake-S è segnalata con un design a due tile compute per un totale di 52 core e 52 thread (si dice che l'hyperthreading sia stato abbandonato per questa generazione) . I leak concordano su questa configurazione :

• 16x core Performance "Coyote Cove" (P-core)
• 32x core Efficiency "Arctic Wolf" (E-core)
• 4x E-core a basso consumo (LP-E)
• Totale: 52 core, 52 thread

Una variante precedentemente vociferata da 42 core è stata successivamente aggiornata a 44 core . La nuova configurazione è descritta come 16 P-core, 24 E-core e 4 LP-E core . Si ritiene che questo cambiamento liberi un tile compute completamente abilitato che potrebbe essere riutilizzato in altre SKU .

Fascia media — design a tile singolo

Al di sotto dell'ammiraglia, sono previste SKU con un singolo tile compute. Una configurazione vociferata di rilievo è una parte da 28 core, spesso segnalata come 8 P-core + 16 E-core + 4 LP-E core . Ci si aspetta che queste parti portino il marchio Core Ultra 7 e dispongano di 144 MB di bLLC . È stata menzionata anche un'altra configurazione, probabilmente una parte da 24 core (4P+16E+4LPE) .

Fascia d'ingresso

I dettagli per i modelli Core Ultra 5 e Core Ultra 3 di fascia d'ingresso sono meno concreti, ma i leak suggeriscono configurazioni come 8P+16E+4LPE, 8P+12E+4LPE, 6P+8E+4LPE, 4P+8E+4LPE e 4P+4E+4LPE . Si prevede che la maggior parte di questi siano parti a tile singolo e senza bLLC . Il consumo energetico per queste SKU di fascia inferiore è vociferato essere inferiore a 125W .

Potenza e headroom termico

I leak indicano che la gestione della potenza e termica è un importante focus ingegneristico per l'ammiraglia a 52 core . Al Computex 2026, si vociferava che il chip avrebbe funzionalità di overclocking multi-core, che richiederebbero un significativo headroom termico . I TDP specifici rimangono non confermati da Intel .

Panoramica della linea desktop Nova Lake-S

Si prevede che la famiglia Nova Lake-S spazi dalla fascia d'ingresso all'ammiraglia, segmentata per numero di tile compute, dimensione della cache bLLC e conteggio dei core :

Si dice che il silicio compute per l'ammiraglia sia prodotto sul processo N2P di TSMC .

Piattaforma: socket, chipset e memoria

Socket LGA 1954

Tutti i leak affidabili puntano a un nuovo socket LGA 1954 per Nova Lake-S, in sostituzione del socket LGA 1851 utilizzato da Arrow Lake-S . Ciò significa che le schede madri esistenti non saranno compatibili .

Chipset di serie 900

La piattaforma dovrebbe essere lanciata con i chipset di serie 900 di Intel . Voci nel settore degli appassionati menzionano specificamente schede Z990 e Z970, insieme a un chipset mainstream B960 .

Supporto memoria — DDR5-8000

Ci si aspetta che Nova Lake-S supporti nativamente la memoria DDR5-8000 . Ciò rappresenta un aumento del 25% rispetto al supporto nativo DDR5-6400 di Arrow Lake-S . I moduli di memoria potrebbero utilizzare gli standard CUDIMM e CQDIMM per raggiungere queste frequenze più elevate .

Cronologia del lancio: uno slittamento al CES 2027

La finestra di lancio per Nova Lake-S è stata un obiettivo in movimento, spostandosi dalla fine del 2026 all'inizio del 2027, sulla base di molteplici rapporti di leak :

• Primi leak (2025): Miravano a una finestra di lancio fine 2026 o genericamente 2026 .
• Febbraio 2026: Un rinvio al CES 2027 è stato segnalato da un noto leaker .
• Voci dal Computex 2026 (giugno 2026): Fonti del settore suggerivano un lancio nel Q1 2027, con l'annuncio ufficiale previsto durante il CES 2027 e la disponibilità al dettaglio diverse settimane dopo . Alcuni rapporti suggeriscono che l'ammiraglia a 52 core potrebbe arrivare 2-3 mesi dopo il lancio iniziale del modello a 28 core, probabilmente intorno al Computex 2027 .

Interpretazione attuale: Il consenso più coerente basato sui leak punta a un evento di lancio nel Q1 2027 al CES 2027, con disponibilità al dettaglio successiva . Intel non ha confermato ufficialmente alcuna data .

Avvertenze importanti

• Niente è confermato ufficialmente da Intel. I primi dettagli concreti su socket, scheda madre e chipset rimangono a livello di leak .
• Le tempistiche di lancio sono state spostate più volte e potrebbero continuare a cambiare .
• Le prestazioni della bLLC rispetto alla 3D V-Cache di AMD sono del tutto non provate fino a quando non saranno disponibili benchmark indipendenti .
• Alcuni leak discordano su specifici conteggi di core e nomi delle SKU, quindi tratta i dettagli esatti della linea come speculativi .

bLLC sta per Big Last-Level Cache. Le indiscrezioni la descrivono come la risposta diretta di Intel alla tecnologia 3D V-Cache / X3D di AMD, con l'obiettivo di fornire un significativo aumento della cache L3 per i carichi di lavoro gaming e sensibili alla memoria . La cache non ha una dimensione unica per l'intera gamma, ma è segmentata per fascia di SKU :

• Core Ultra 9 (ammiraglia): fino a 288 MB di bLLC, ottenuta tramite un design a due tile (2 × 144 MB) .
• Core Ultra 7: fino a 144 MB di bLLC, probabilmente su un singolo tile compute .
• I dettagli sulla bLLC per i modelli Core Ultra 5 e Core Ultra 3 di fascia inferiore sono meno chiaramente supportati dalle fughe di notizie disponibili, anche se alcuni rapporti suggeriscono che la bLLC potrebbe apparire anche nelle SKU con moltiplicatore bloccato (non-K) .

Il posizionamento della bLLC sul ringbus all'interno di ogni tile compute è anche un dettaglio architetturale notevole . Le affermazioni di Intel sulle prestazioni rispetto alla linea X3D di AMD rimangono non verificate da benchmark indipendenti .

Configurazioni dei core e varianti di potenza

Ammiraglia — design a due tile da 52 core

La SKU di punta di Nova Lake-S è segnalata con un design a due tile compute per un totale di 52 core e 52 thread (si dice che l'hyperthreading sia stato abbandonato per questa generazione) . I leak concordano su questa configurazione :

• 16x core Performance "Coyote Cove" (P-core)
• 32x core Efficiency "Arctic Wolf" (E-core)
• 4x E-core a basso consumo (LP-E)
• Totale: 52 core, 52 thread

Una variante precedentemente vociferata da 42 core è stata successivamente aggiornata a 44 core . La nuova configurazione è descritta come 16 P-core, 24 E-core e 4 LP-E core . Si ritiene che questo cambiamento liberi un tile compute completamente abilitato che potrebbe essere riutilizzato in altre SKU .

Fascia media — design a tile singolo

Al di sotto dell'ammiraglia, sono previste SKU con un singolo tile compute. Una configurazione vociferata di rilievo è una parte da 28 core, spesso segnalata come 8 P-core + 16 E-core + 4 LP-E core . Ci si aspetta che queste parti portino il marchio Core Ultra 7 e dispongano di 144 MB di bLLC . È stata menzionata anche un'altra configurazione, probabilmente una parte da 24 core (4P+16E+4LPE) .

Fascia d'ingresso

I dettagli per i modelli Core Ultra 5 e Core Ultra 3 di fascia d'ingresso sono meno concreti, ma i leak suggeriscono configurazioni come 8P+16E+4LPE, 8P+12E+4LPE, 6P+8E+4LPE, 4P+8E+4LPE e 4P+4E+4LPE . Si prevede che la maggior parte di questi siano parti a tile singolo e senza bLLC . Il consumo energetico per queste SKU di fascia inferiore è vociferato essere inferiore a 125W .

Potenza e headroom termico

I leak indicano che la gestione della potenza e termica è un importante focus ingegneristico per l'ammiraglia a 52 core . Al Computex 2026, si vociferava che il chip avrebbe funzionalità di overclocking multi-core, che richiederebbero un significativo headroom termico . I TDP specifici rimangono non confermati da Intel .

Panoramica della linea desktop Nova Lake-S

Si prevede che la famiglia Nova Lake-S spazi dalla fascia d'ingresso all'ammiraglia, segmentata per numero di tile compute, dimensione della cache bLLC e conteggio dei core :

Si dice che il silicio compute per l'ammiraglia sia prodotto sul processo N2P di TSMC .

Piattaforma: socket, chipset e memoria

Socket LGA 1954

Tutti i leak affidabili puntano a un nuovo socket LGA 1954 per Nova Lake-S, in sostituzione del socket LGA 1851 utilizzato da Arrow Lake-S . Ciò significa che le schede madri esistenti non saranno compatibili .

Chipset di serie 900

La piattaforma dovrebbe essere lanciata con i chipset di serie 900 di Intel . Voci nel settore degli appassionati menzionano specificamente schede Z990 e Z970, insieme a un chipset mainstream B960 .

Supporto memoria — DDR5-8000

Ci si aspetta che Nova Lake-S supporti nativamente la memoria DDR5-8000 . Ciò rappresenta un aumento del 25% rispetto al supporto nativo DDR5-6400 di Arrow Lake-S . I moduli di memoria potrebbero utilizzare gli standard CUDIMM e CQDIMM per raggiungere queste frequenze più elevate .

Cronologia del lancio: uno slittamento al CES 2027

La finestra di lancio per Nova Lake-S è stata un obiettivo in movimento, spostandosi dalla fine del 2026 all'inizio del 2027, sulla base di molteplici rapporti di leak :

• Primi leak (2025): Miravano a una finestra di lancio fine 2026 o genericamente 2026 .
• Febbraio 2026: Un rinvio al CES 2027 è stato segnalato da un noto leaker .
• Voci dal Computex 2026 (giugno 2026): Fonti del settore suggerivano un lancio nel Q1 2027, con l'annuncio ufficiale previsto durante il CES 2027 e la disponibilità al dettaglio diverse settimane dopo . Alcuni rapporti suggeriscono che l'ammiraglia a 52 core potrebbe arrivare 2-3 mesi dopo il lancio iniziale del modello a 28 core, probabilmente intorno al Computex 2027 .

Interpretazione attuale: Il consenso più coerente basato sui leak punta a un evento di lancio nel Q1 2027 al CES 2027, con disponibilità al dettaglio successiva . Intel non ha confermato ufficialmente alcuna data .

Avvertenze importanti

• Niente è confermato ufficialmente da Intel. I primi dettagli concreti su socket, scheda madre e chipset rimangono a livello di leak .
• Le tempistiche di lancio sono state spostate più volte e potrebbero continuare a cambiare .
• Le prestazioni della bLLC rispetto alla 3D V-Cache di AMD sono del tutto non provate fino a quando non saranno disponibili benchmark indipendenti .
• Alcuni leak discordano su specifici conteggi di core e nomi delle SKU, quindi tratta i dettagli esatti della linea come speculativi .