Il TPUv8e Humufish di Google passa a Intel EMIB-T: perché la crisi di capacità del CoWoS sta ridefinendo il packaging dei chip AI

La decisione di Google di utilizzare il packaging EMIB-T di Intel per il suo TPUv8e di nuova generazione (nome in codice Humufish) è uno dei cambiamenti più significativi nella supply chain dei chip AI dall'inizio del boom. Non si tratta di una semplice storia in cui una tecnologia migliore sconfigge l'incumbent. Rivela invece un'industria dei semiconduttori deformata da vincoli di capacità, dalla matematica della resa produttiva e da un'ironia peculiare all'interno di Intel stessa.

Perché Google ha cambiato: la crisi di capacità del CoWoS

Il motore principale è semplice: le linee CoWoS (Chip-on-Wafer-on-Substrate) di TSMC sono esaurite fino al 2027 . Questo ha costretto i giganti del cloud come Google a cercare una seconda fonte per il packaging. Il TPU di inferenza di nuova generazione di Google (v8e, nome in codice Humufish) utilizzerà il packaging EMIB-T di Intel Foundry, con l'obiettivo di iniziare la produzione nella seconda metà del 2027 .

Si tratta di una strategia di diversificazione dell'offerta, non di una defezione. Il TPU 8t, focalizzato sul training, dovrebbe mantenere il CoWoS-S di TSMC . Intel gestirebbe circa la metà del volume totale previsto di ~6 milioni di TPU di Google tra il 2027 e il 2028 . La mossa segna anche una grande vittoria per Intel Foundry, segnalando che il suo packaging avanzato è ormai considerato credibile da un hyperscaler di prim'ordine, e arriva mentre Nvidia sta valutando il processo 18A di Intel e il packaging EMIB per le sue prossime GPU .

Vantaggi tecnici di EMIB-T rispetto a CoWoS

L'EMIB standard è stato utilizzato per anni nelle FPGA di Intel e nei suoi Xeon Sapphire Rapids, ma mancava della potenza di alimentazione e della scalabilità del reticolo necessarie per gli acceleratori AI ad alta potenza. EMIB-T risolve questo problema aggiungendo TSV (through-silicon vias) direttamente nei ponti embedded, consentendo l'alimentazione verticale e il supporto per la classe HBM4 . I principali vantaggi architetturali includono:

• Nessun grande interposer di silicio – EMIB incorpora piccoli ponti solo dove i chip si connettono, riducendo il costo dei materiali e semplificando la struttura .
• Migliore corrispondenza dell'espansione termica – Senza un grande interposer che si estende su tutto il package, le discrepanze del coefficiente di espansione termica sono ridotte .
• Scalabilità del reticolo maggiore – EMIB-T può scalare oltre il limite di ~3,3x del reticolo di CoWoS-S. Gli analisti di Bernstein stimano che EMIB-T supporti dimensioni di package maggiori rispetto alle offerte attuali di CoWoS . Intel ha dichiarato che EMIB supportava 6x la dimensione del reticolo nel 2024 e punta a 8x nel 2026 e 12x entro il 2028 .
• Resa teorica per interposer più elevata – Poiché i ponti sono piccoli e localizzati, un difetto in un ponte non comporta la rottamazione dell'intero interposer, come può accadere con il grande interposer monolitico di CoWoS .
• Capacità disponibile – Le linee di produzione EMIB di Intel non sono ancora completamente utilizzate, mentre ogni slot CoWoS principale è già stato venduto fino al 2027 .

Il compromesso: CoWoS è ancora leader nella densità di banda massima e nella prossimità dell'HBM per i progetti AI più aggressivi . EMIB-T sta riducendo il divario ma non ha ancora superato CoWoS nella fascia alta.

Scala, resa produttiva e il divario di 8 punti

L'accordo, riportato da The Information e corroborato da Morgan Stanley, prevede che Google prenoti oltre 3 milioni di unità TPU per la produzione del 2028 . Questa è la sfida: Intel deve fornire una tecnologia che non è mai stata implementata su questa scala per un cliente esterno.

La resa produttiva è la tensione centrale. Ming-Chi Kuo è stato il primo a segnalare che il packaging EMIB-T di Intel ha raggiunto ~90% di resa nella verifica tecnica per il TPU Humufish . Tuttavia, lo standard per la produzione di massa è ~98%, lasciando un divario critico di 8 punti . Per riferimento, l'obiettivo di resa di TSMC per il suo CoWoS da 5,5x reticolo nel 2026 parte dal 98% . Una resa del 90% significa che 1 modulo su 10 assemblati viene rottamato; al 98% si scende a 1 su 50 .

Altre sfide includono:

• Rischio di esecuzione: il Corporate VP di Intel John Pitzer ha ammesso che le precedenti aspettative di ramp-up per il packaging nel 2025 erano "troppo ottimistiche" . L'azienda sta anche esternalizzando parte della produzione EMIB all'impianto di Amkor in Corea del Sud .
• Tempistiche: Il tape-out del TPU Humufish è previsto per la fine del 2026 circa, con campioni di produzione nella seconda metà del 2027 .
• Scala di volume: Si prevede che la capacità del nodo 18A di Intel raddoppi entro il 2028, e la capacità della fab Intel 3 in Irlanda cresca dell'80% nello stesso periodo .

La contraddizione ironica: Diamond Rapids

L'aspetto più sorprendente di questa storia è che Intel sta vincendo Google come cliente esterno per EMIB mentre sta allontanando la sua piattaforma Xeon di punta da EMIB. Il prossimo processore server di Intel, Diamond Rapids (192 core, previsto per il 2026–2027), probabilmente utilizzerà un'interconnessione die-to-die UCIe su substrato organico standard invece di EMIB . All'ISSCC, Intel ha dimostrato un collegamento UCIe-S eseguito su substrato organico standard ad alte velocità di trasmissione dati, raggiungendo una velocità dati 3 volte superiore e una densità di banda 2,8 volte superiore rispetto a un progetto 3nm comparabile .

Ciò significa:

• Sapphire Rapids (2023) e Granite Rapids hanno utilizzato EMIB per unire i die di calcolo.
• Diamond Rapids dovrebbe utilizzare un approccio UCIe-su-substrato più semplice ed economico, evitando la complessità e il costo di EMIB .
• Eppure Intel vende ora la stessa tecnologia EMIB a Google come alternativa premium a CoWoS.

La contraddizione sottolinea che la proposta di valore di EMIB dipende fortemente dal caso d'uso: per i grandi acceleratori AI di Google, risolve una carenza di capacità e offre una scalabilità economicamente vantaggiosa. Per i propri Xeon, i progressi nella segnalazione su substrato organico tramite UCIe rendono l'approccio del ponte embedded non necessario e troppo costoso per i package CPU ad alto volume .