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Huawei Kirin 2026: cosa promette davvero LogicFolding, il chip “piegato” in 3D
Huawei afferma che il Kirin 2026, realizzato sullo stesso nodo del Kirin 9030 Pro, aumenti la densità effettiva dei transistor di circa il 55% e riduca del 41% i consumi a parità di prestazioni. LogicFolding distribuisce circuiti digitali, analogici e di memoria su due livelli attivi sovrapposti, sostituendo parte d...
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Research answer
Key takeaways
- Huawei afferma che il Kirin 2026, realizzato sullo stesso nodo del Kirin 9030 Pro, aumenti la densità effettiva dei transistor di circa il 55% e riduca del 41% i consumi a parità di prestazioni.
- LogicFolding distribuisce circuiti digitali, analogici e di memoria su due livelli attivi sovrapposti, sostituendo parte delle lunghe connessioni orizzontali con collegamenti verticali molto più corti.
- L’approccio può favorire soprattutto NPU e GPU, ma carichi CPU seriali, dissipazione termica, resa produttiva e costi limitano la scalabilità del 3D.
AI Prompt
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Huawei punta a ottenere più prestazioni ed efficienza non riducendo ulteriormente i transistor, ma cambiando il modo in cui il chip è organizzato fisicamente. Con LogicFolding, il progetto previsto per il Kirin 2026 divide i circuiti su due livelli di silicio attivo, uniti faccia a faccia tramite hybrid bonding ad alta densità. L’idea è semplice: avvicinare i blocchi che devono comunicare spesso, così che i segnali percorrano meno strada. 2
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I numeri, però, vanno letti per ciò che sono: dichiarazioni di Huawei, calcolate secondo la metodologia e il confronto scelti dall’azienda con il Kirin 9030 Pro. Non dimostrano l’equivalenza con un nuovo nodo litografico, né implicano gli stessi vantaggi in ogni applicazione. 2
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Cosa cambia con LogicFolding
In un chip tradizionale, o planare, la maggior parte della logica è distribuita su un unico piano di silicio. All’aumentare della complessità, dati e segnali di clock devono talvolta attraversare percorsi metallici lunghi. LogicFolding, invece, ripartisce circuiti digitali, analogici e di memoria fra due livelli attivi sovrapposti; i legami ibridi creano una fitta rete di connessioni verticali fra i due strati. 2
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Per il Kirin 2026, i resoconti basati sui materiali Huawei sullo Tau Scaling indicano un passo di hybrid bonding di circa 1,5 micrometri e circa 50 milioni di interconnessioni verticali. Huawei dichiara un aumento della densità di transistor da 155 a 238 MTr/mm², cioè circa il 53,5%-55%, pur usando lo stesso nodo produttivo del Kirin 9030 Pro. 3
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È quindi più corretto parlare di densità effettiva: il miglioramento deriverebbe dal riordino dei circuiti e dei loro collegamenti, non necessariamente da transistor fisicamente più piccoli.
Perché fili più corti possono ridurre ritardi e consumi
Il ragionamento ingegneristico è legato a resistenza e capacità elettrica delle interconnessioni metalliche. Un segnale su un filo lungo richiede più tempo per propagarsi e consuma energia ogni volta che la capacità del collegamento viene caricata e scaricata.
Collocando logica strettamente collegata su livelli contrapposti, Huawei mira a sostituire alcuni percorsi laterali lunghi con salti verticali molto brevi. In linea di principio, questo può:
- ridurre il ritardo nei percorsi critici;
- accorciare le reti di distribuzione del clock;
- diminuire il numero di ripetitori di segnale e buffer di clock necessari;
- abbassare la capacità delle interconnessioni;
- creare più margine temporale oppure mantenere prestazioni simili a tensioni inferiori.
È il senso della formula Tau (τ) Scaling: per Huawei il progresso non dovrebbe essere misurato solo dalla dimensione dei transistor, ma anche dal tempo necessario ai segnali per muoversi nel circuito e nel sistema. L’azienda presenta LogicFolding come uno strumento per comprimere il ritardo di propagazione, aumentando al tempo stesso densità ed efficienza energetica.
Il bersaglio è lo spostamento dei dati
Huawei non sostiene che il consumo del transistor durante la commutazione sia irrilevante. Il punto è che, nei processori moderni e complessi, una quota importante della potenza dinamica può essere assorbita dallo spostamento dei dati e dalla distribuzione del clock. Ogni tragitto lungo su un’interconnessione metallica, e ogni buffer inserito per pilotarlo, aggiunge attività di commutazione.
Per questo la vicinanza fisica diventa cruciale. Se il blocco che produce i dati e quello che li usa sono più vicini, il chip può dedicare meno tempo ed energia al loro trasporto. LogicFolding è dunque una strategia di località dei dati, oltre che di integrazione 3D. 2
I risultati dichiarati per Kirin 2026
Nel confronto con il Kirin 9030 Pro, Huawei parla di un risultato a parità di prestazioni: il nuovo progetto ridurrebbe il consumo totale del 41% e farebbe salire la densità misurata di circa il 55%. L’azienda riporta inoltre un calo del 5,6% della densità di potenza nelle condizioni operative indicate. 4
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Nei sottosistemi più paralleli, i risparmi dichiarati sono maggiori: -66% per la potenza della NPU, -58% per la GPU e -41% per il core CPU ad alte prestazioni, rispetto al precedente design planare nelle condizioni citate. 1
Il quadro è coerente con l’architettura: NPU e GPU contengono spesso molte unità regolari e molto comunicanti, dove è più facile posizionare vicini produttori di dati, utilizzatori e memoria locale. Anche una CPU può beneficiare di percorsi più corti, ma ha vincoli più rigidi.
Perché il lavoro seriale della CPU è più difficile da migliorare
Una CPU esegue spesso flussi di istruzioni seriali: il risultato di un’operazione può essere indispensabile prima di avviare quella successiva. Questa catena di dipendenze limita la libertà con cui un carico di lavoro può essere ripartito fra diverse regioni fisiche del chip.
Il posizionamento 3D può comunque ridurre alcuni costi di cablaggio e clock, ma non elimina l’attesa imposta dalle dipendenze fra istruzioni. È una possibile spiegazione del perché il calo di consumo della CPU dichiarato da Huawei sia inferiore a quello indicato per NPU e GPU. 1
I compromessi: calore, resa e costo
Sovrapporre logica attiva porta con sé problemi complessi. Il calore deve essere estratto da livelli di silicio più densi; alimentazione, test, riparazione e debug diventano più difficili. Anche l’allineamento dei wafer e i difetti di bonding possono incidere sulla resa produttiva, mentre un design a più livelli può aumentare i costi di processo e packaging.
Questi limiti contano perché il valore dell’integrazione 3D dipende dalla capacità di produrre chip affidabili in grandi volumi, non solo dall’eleganza del progetto fisico. Reuters ha descritto l’approccio Huawei come una possibile via per aggirare parte dei limiti imposti dalle sanzioni, sottolineando però che non è ancora chiaro se rappresenti un vero salto tecnologico.
La roadmap per Kirin 2027
Il passo successivo previsto da Huawei è più ambizioso: passo di hybrid bonding da 1 µm e oltre 100 milioni di interconnessioni verticali per Kirin 2027. L’azienda ha inoltre indicato un obiettivo di riduzione dei consumi del 47% a parità di prestazioni e, sul più lungo termine, un passo del metallo superiore di 720 nm, mantenendo più di 100 milioni di collegamenti verticali. Sono obiettivi di roadmap, non risultati indipendentemente verificati su prodotti già in commercio. 1
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Un passo di bonding più fine potrebbe rendere utili i collegamenti verticali per una quota maggiore della logica, ma alza anche l’asticella su allineamento, controllo dei difetti, strumenti di progettazione, gestione termica e collaudo.
Il contesto delle restrizioni all’export
LogicFolding è strategicamente interessante perché cerca miglioramenti senza dipendere esclusivamente dall’accesso alle apparecchiature litografiche più avanzate. Non cancella però i vincoli produttivi: i controlli statunitensi sulle esportazioni continuano a riguardare categorie di chip, macchinari e tecnologie pertinenti alla produzione di semiconduttori avanzati in Cina.
L’approccio 3D di Huawei va quindi interpretato come un percorso di scaling complementare: può estrarre più capacità da una determinata tecnologia di processo, ma richiede comunque bonding sofisticato, metrologia, automazione della progettazione e capacità produttive avanzate.
In sintesi
La proposta Kirin 2026 sposta l’attenzione dello scaling dei chip sulla riduzione della distanza percorsa dai segnali. Due livelli attivi uniti da hybrid bonding potrebbero aumentare la densità di posizionamento e ridurre ritardi ed energia associati alle interconnessioni lunghe, soprattutto nei blocchi paralleli e intensivi nel movimento dei dati, come NPU e GPU.
Le cifre di riferimento — circa +55% di densità effettiva dei transistor e -41% di consumi a parità di prestazioni — restano dichiarazioni Huawei. Il test decisivo sarà verificare se l’architettura riuscirà a rispettare le promesse di efficienza, dissipazione, resa e costo in processori mobili commerciali prodotti su larga scala. 2
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Huawei afferma che il Kirin 2026, realizzato sullo stesso nodo del Kirin 9030 Pro, aumenti la densità effettiva dei transistor di circa il 55% e riduca del 41% i consumi a parità di prestazioni.
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L’approccio può favorire soprattutto NPU e GPU, ma carichi CPU seriali, dissipazione termica, resa produttiva e costi limitano la scalabilità del 3D.
Sources
windowsforum.comHuawei LogicFolding Targets 1.4nm Density, Not a 1.4nm Node
trendforce.com[News] Huawei Expands Tau Scaling Law V2 Paper, Highlighting LogicFolding Path to Ascend AI Chips in 2030
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