Huawei prova a superare i limiti dei chip puntando sul tempo, non solo sui transistor

Huawei non sta cercando di aggirare le leggi della fisica dei semiconduttori. Sta tentando, piuttosto, di spostare il terreno della competizione: dalla domanda “quanto può diventare piccolo un transistor?” a “quanto rapidamente possono circolare i segnali e i dati in un sistema?”.

La proposta, presentata a maggio, si chiama Tau Scaling Law. Il termine tau (τ) indica il tempo caratteristico o ritardo con cui un segnale attraversa un circuito. L’obiettivo dichiarato è ridurre quel ritardo a più livelli: dispositivo, circuito, chip e sistema. In questo modo Huawei punta a migliorare le prestazioni anche senza dipendere interamente dai nodi produttivi più avanzati e dalle apparecchiature di litografia EUV di ASML, soggette alle restrizioni statunitensi. Il fatto che si tratti di una vera discontinuità tecnologica, però, resta da dimostrare.

Dalla miniaturizzazione alla velocità dei collegamenti

Per decenni, l’industria ha seguito una logica semplice: ridurre le dimensioni dei transistor per inserirne di più nello stesso spazio e diminuire le distanze che i segnali devono percorrere. Ma la miniaturizzazione estrema comporta difficoltà crescenti: dissipazione del calore, consumi, resistenze elettriche, capacità parassite, complessità produttiva e rendimenti di fabbricazione.

La Tau Scaling Law non sostiene che la geometria non conti più. Propone di aggiungere un altro obiettivo prioritario: comprimere il tempo di propagazione dei segnali e il tempo complessivo di esecuzione del sistema. Questo significa intervenire sui collegamenti interni, sull’accesso alla memoria, sul trasferimento dei dati e sul coordinamento tra i diversi componenti.

La tecnologia chiamata LogicFolding dovrebbe dare forma concreta a questo approccio. Huawei la descrive come un’architettura capace di organizzare in modo più verticale e compatto circuiti logici, analogici e memoria, accorciando i percorsi critici dei segnali.

Il chip Kirin di settembre sarà il primo vero esame

Huawei prevede di presentare a settembre un chip per smartphone Kirin basato sull’architettura LogicFolding. L’annuncio sarà interessante soprattutto perché porterà la teoria fuori dai laboratori e dentro un prodotto destinato al mercato. Ma il dispositivo non potrà dimostrare tutto da solo.

I ricercatori e gli analisti del settore dovranno verificare innanzitutto quale processo produttivo sia stato realmente utilizzato e con quale rendimento. Dovranno poi misurare:

• le prestazioni sostenute di CPU, GPU e NPU, non soltanto i picchi nei benchmark;
• consumi, temperature e comportamento sotto carico prolungato;
• packaging, memoria e sistema di interconnessione;
• prestazioni nelle applicazioni reali rispetto ai chip concorrenti;
• disponibilità e affidabilità del prodotto su larga scala.

Un risultato positivo mostrerebbe che architettura, packaging e integrazione possono ridurre il divario con i concorrenti anche in presenza di una produzione meno avanzata. Non dimostrerebbe, invece, che Huawei abbia sostituito la litografia EUV, eliminato i problemi di rendimento o superato l’economia della miniaturizzazione dei transistor.

La “pagoda a 18 piani” contro la “torta a cinque strati”

La strategia tecnologica di Huawei si riflette anche nel modello proposto da Liao Heng, chief scientist della divisione semiconduttori dell’azienda. Liao descrive la filiera dell’intelligenza artificiale come una pagoda a 18 piani, un’immagine più dettagliata rispetto alla “torta a cinque strati” illustrata da Jensen Huang, amministratore delegato di Nvidia.

Il modello di Huang è una mappa industriale volutamente sintetica: energia → chip → infrastruttura informatica → cloud e modelli di IA → applicazioni. Serve a mostrare come l’IA dipenda da una serie di grandi livelli interconnessi e come il valore economico emerga soprattutto nelle applicazioni finali.

La pagoda di Liao scompone invece quei blocchi in dipendenze tecniche e produttive più specifiche. Alla base troviamo teoria, energia, risorse naturali, estrazione mineraria, materiali, silicio, progettazione dei transistor, fabbricazione dei wafer, litografia, apparecchiature e packaging avanzato. Nei livelli intermedi compaiono architettura dei chip, compilatori, sistemi runtime, suddivisione delle operazioni e quantizzazione. Più in alto si trovano addestramento, modelli fondativi, inferenza, agenti, prodotti e applicazioni.

La differenza non è soltanto una questione di metafora. La “torta” è soprattutto una visione industriale e commerciale dall’alto verso il basso; la “pagoda” è una lettura ingegneristica della catena produttiva, dal materiale grezzo fino al servizio usato dal consumatore. Il suo scopo è rendere visibili i componenti che spesso vengono nascosti dietro parole generiche come “chip”, “infrastruttura” o “modello”.

Perché il livello più debole impone il limite

L’argomento del “piano più corto” è, in sostanza, un principio di ingegneria dei sistemi. Un modello di IA molto potente non può compensare una fornitura elettrica insufficiente, una memoria troppo lenta, un packaging inadeguato, bassi rendimenti produttivi, software poco maturo o collegamenti di rete inefficienti.

Il risultato finale — velocità, costo, consumi e affidabilità — è limitato dalla dipendenza più debole. Un acceleratore eccellente può restare sottoutilizzato se i dati arrivano tardi; un grande data center può non raggiungere la produttività prevista se il software non distribuisce bene il carico; un modello avanzato può essere troppo costoso da eseguire se memoria e interconnessioni diventano colli di bottiglia.

Per questo la pagoda di Liao è anche un invito a migliorare le interfacce tra i livelli e il coordinamento dell’intera filiera, invece di considerare sufficiente la disponibilità di un singolo acceleratore molto veloce.

Più chip meno potenti, coordinati come un unico sistema

Da questa impostazione deriva una possibile risposta alla minore disponibilità di hardware all’avanguardia: utilizzare molti acceleratori prodotti localmente, anche se ciascuno è meno potente dei migliori processori Nvidia, e farli lavorare come un sistema coordinato.

Per funzionare, questa strategia richiede la progettazione congiunta di chip, memoria, reti, compilatori, sistemi runtime, quantizzazione dei modelli e software per l’addestramento distribuito. L’obiettivo è ridurre il tempo in cui i chip comunicano tra loro o restano inattivi in attesa dei dati.

Il metodo può essere efficace nei carichi di lavoro facilmente parallelizzabili. Ha però un prezzo: più consumo energetico, maggiore traffico di rete, software più complesso e costi operativi potenzialmente superiori rispetto all’utilizzo di un numero minore di GPU di fascia alta. Le informazioni disponibili descrivono questo come un elemento della strategia di Huawei, ma non offrono ancora una validazione indipendente sufficiente per affermare che i suoi cluster siano equivalenti ai sistemi Nvidia più avanzati.

Il contesto cinese: costruire una filiera integrata

La proposta si inserisce nella più ampia spinta cinese verso un ecosistema nazionale integrato, che comprende progettazione e fabbricazione dei chip, memoria, packaging, framework per l’IA e integrazione dei sistemi. L’idea è ridurre il rischio che una restrizione alle importazioni in un singolo punto — per esempio litografia, memoria, software o apparecchiature — limiti l’intero sistema.

I dati IDC riportati da Reuters mostrano quanto il mercato cinese si stia già spostando in questa direzione. Nel 2025 i fornitori cinesi di GPU e chip per l’IA hanno conquistato complessivamente circa il 41% del mercato cinese dei server con acceleratori IA, mentre Nvidia ha mantenuto la leadership con circa il 55%. La pressione delle sanzioni e le politiche di localizzazione sono tra i principali fattori di questo cambiamento.

Huawei, quindi, non sta semplicemente cercando di progettare un chip più veloce. Sta tentando di costruire un sistema in cui architettura, produzione, memoria, software e infrastruttura compensino in parte l’assenza di accesso alla litografia più avanzata.

In sintesi, la Tau Scaling Law non cancella la fisica dei semiconduttori e non rende irrilevante la miniaturizzazione. Sposta però l’attenzione verso ritardi di comunicazione, packaging, software e coordinamento su scala di cluster. Il chip Kirin di settembre dirà quanto questa visione sia già pronta per il mercato; soltanto misurazioni indipendenti potranno stabilire se si tratta di un nuovo percorso tecnologico o di un’evoluzione, ribattezzata con un nuovo linguaggio, di tecniche che l’industria già utilizza.